基于FPGA的高级数据加密AES中的字节替换设计

介绍AES中的字节替换算法原理并阐述基于FPGA的设计和实现。为了提高系统工作速度,在设计中应用了流水线技术。最后利用MAXPLUS-II开发工具给出仿真结果,并分析了系统工作速度。

同态映射下“联盟链”上链数据加密方法

为了解决传统“联盟链”上链数据加密方法不能在未解密的情况下对加密数据进行计算的问题,研究同态映射下“联盟链”上链数据加密方法。利用同态映射的“先运算后映射等于先映射后运算”的特性,设计一种优化改进的Paillier同态加密算法,通过设计一种“分组范式”对原始数据进行格式化操作,再通过滑动窗口对格式化后的原始数据进行字节替换,最后对字节替换后的数据进行连续的Paillier同态加密,进而提高Paillier同态加密算法的并行性和安全性,使得“联盟链”上链数据具有了基本的加密操作和密文间的多种计算功能,可以让“联盟链”上链数据在安全性高、通信代价少、不泄露信息情况下委托第三方进行低成本的数据计算。实验结果表明,本文设计的优化改进的Paillier同态加密算法与单纯的Paillier同态加密算法具有相同的数据加密准确度,但在数据加密效率上有一定的优势,且具有更高的“联盟链”上链数据的安全性。

高级加密标准Rijndael算法中的S盒及其实现

本文详细描述了 Rijndael加密算法中非线性变换 S盒的实现过程 .首先介绍生成 S盒所需的数学基础 ,然后给出实现 S盒的算法以及相应的

一种有效缩减AES算法S盒面积的组合逻辑优化设计

通过对AES算法S盒构造原理的研究,利用其中仿射变换的系数具有循环移位的周期性特点对电路结构进行改进,提出一种面积优化的AES算法S盒组合逻辑电路设计方法.该方法基于流水线技术,采用倍频复用的电路结构,较传统结构减少了逻辑资源的使用.经过EDA工具综合仿真和实际系统验证,该方法比Wolkerstorfer和Satoh的S盒有限域实现的硬件规模分别缩减了47.53%和41.49%,比Morioka的S盒真值表实现的硬件规模缩减了21.43%.该设计方案已成功用于一种基于FPGA实现的密码专用处理器设计中.

低复杂度先进密码算法的VLSI实现

提出了一种先进密码算法(AES)的低成本VLSI实现方案。从分析AES算法入手,优化运算次序,实现相应模块的复用,从而达到缩小芯片面积的目标,同时将关键的字节替换(SubByte)模块转化到对应的复合域中进行运算,进一步减小芯片复杂度。基于HHNEC0.25μm标准CMOS工艺,芯片工作频率可以达到100MHz,密钥为128bits时,芯片的加解密速度可达800Mps,而芯片规模不超过30K门。

基于FPGA的AES硬件实现及优化

AES(Advanced Encryption Standard)是一种非常流行的对称加密算法,字节替换是AES算法中十分重要的部分。针对采用复合域方法来实现字节替换吞吐率小的问题,本文利用先计算的方法进行了5级轮内流水线设计,去除关键路径上的一些计算来降低关键路径延迟提高吞吐率。在FPGA器件Virtex-6 XC6VLX240T上,通过Xilinx ISE 14.7进行仿真实验,结果表明在面积增加相对不大的情况下,提高了吞吐率以及吞吐率/面积比。

基于随机加法链的高级加密标准抗侧信道攻击对策

侧信道攻击已经对高级加密标准(AES)的硬件安全造成严重威胁,如何抵御侧信道攻击成为目前亟待解决的问题。字节替换操作作为AES算法中唯一的非线性操作,提高其安全性对整个加密算法有重要意义。该文提出一种基于随机加法链的AES抗侧信道攻击对策,该对策用随机加法链代替之前固定的加法链来实现有限域GF(28)上的乘法求逆操作,在此基础上研究随机加法链对算法安全性和有效性方面的影响。实验表明,所提随机加法链算法比之前固定的加法链算法在抵御侧信道攻击上更加安全、有效。

基于FPGA的高速AES实现

通过对高级数据加密标准进行分析,给出了一种基于全流水线的的实现方法.这种实现方法同时支持加密和解密,具有低实现代价、高吞吐量等特点.采用Xilinx公司的Virtex-4 XC4VLX 1000-12芯片进行实现,结果表明吞吐量可以达到39.93 Gbit/s,适合高性能的加密应用要求.