多端口存储器控制器IP核的设计与实现

提出了一种通用的多端口存储器控制器的设计与实现方案,该方案采用AMBA(advanced microcon-troller bus architecture)总线,最多可支持6个AHB(advanced high-performance bus)主设备同时访问存储器;支持包括SRAM、ROM、NOR-FLASH、SDR-SDRAM、DDR-SDRAM在内的多种存储器;内部设计实现的仲裁器采用固定优先级和TimeOut机制相结合的仲裁策略.基于SMIC 0.13μm CMOS工艺库,芯片面积约为230653μm2,系统时钟为130 MHz.FPGA验证结果表明:该方案实现的存储器控制器能够充分利用存储器的带宽,提高系统的性能.

基于层次化验证平台的存储器控制器功能验证

文中描述了一种基于层次化的验证平台存储器控制器功能验证方法.根据VMM(Verification Methodology Manual)验证方法学构建的一个层次性的验证平台,它易于维护并且具有很好的灵活性和可重用性.文中中的覆盖率模型是采用分类树方法构建.采用分类树方法不仅易于提取完整的被测功能点,而且可以使从规范到Sys-temVerilog语言描述的转换变得更加容易,从而大大提高了验证的效率和缩短了验证时间.该方法也同样适合于片上系统(SoC)的验证.

利用FPGA实现DDR存储器控制器

DDRSDRAM以双倍的数据速率已成为存储器的主流,但目前广泛应用的微处理器和数字信号处理器并不支持DDRSDRAM。该文介绍一种通用DDRSRAM控制器的设计,以解决目前所存在的微处理器与DDRSDRAM之间的接口问题。

PowerPC 60x总线的存储器控制器的设计与实现

文章介绍了PowerPC60x处理器的总线接口和操作,详细阐述了60x总线存储器控制器在CPLD上的设计与实现过程。此存储器控制器可提供60x总线与多种类型的SRAM的接口,及与FLASH和I/O的接口,已在嵌入式系统的设计中得到了应用和验证。

PowerPC桥/存储器控制器FPGA验证平台的设计

针对PowerPC桥/存储器控制器功能逻辑的验证需求,采用软硬件协同测试的方法构建基于FPGA的逻辑功能验证平台。通过采用激励-响应的功能测试方法和无缝移植嵌入式操作系统、应用程序的软件测试方法,对待测逻辑功能进行差错验证。实践表明,该验证平台的调试方式全面,故障定位准确,有效提高验证效率,缩短开发周期。

基于当代DRAM结构的存储器控制器设计

存储器带宽以及延迟与3D架构(体、行、列)特点的DRAM芯片的存取方式紧密相关。连续访问一行的不同列与连续访问一体的不同行其带宽存在数量级的差异。本文介绍一种存储器控制器设计,一项依靠重排序存储器存取访问的顺序来挖掘3D存储器架构局部性的技术。

S698P4 SoC芯片存储器控制器的设计与实现

详细分析了S698P4 SoC芯片存储器控制器的控制原理,并给出相应设计方案和仿真结果。该控制器可在32bit位宽模式下对存储器进行读写控制。目前该处理器已实现了量产,实际硬件测试验证了S698P4 SoC芯片存储器控制器的高效性能。

大规模芯片内嵌存储器的BIST测试方法研究

随着大规模芯片的块存储器(block random access memory,BRAM)数量不断增多,常见的存储器内建自测试(memory build-in-self test,Mbist)方法存在故障覆盖率低、灵活性差等问题。为此,提出了一种新的基于可编程有限状态机的Mbist方法,通过3个计数器驱动的可编程Mbist控制模块和算法模块集成8种测试算法,提高故障覆盖率和灵活性。采用Verilog语言设计了所提出的Mbist电路,通过Modelsim对1 Kbit×36的BRAM进行仿真并在自动化测试系统上进行了实际测试。实验结果表明,该方法对BRAM进行测试能够准确定位故障位置,故障的检测率提高了15.625%,测试效率提高了26.1%,灵活性差的问题也得到了很大改善。

MPMC高速存储器接口IP核设计

为实现用户逻辑与片外存储器间的高速通信,设计一种基于MPMC的高速总线接口IP核.通过对读写数据缓存、地址判断以及NPI传输模式的动态选择,进而实现任意地址、任意长度的突发数据传输,并支持传输等待,最终扩展了MPMC IP核的功能,提高了对片外存储器的访问速率.实验表明,所设计的接口IP核数据吞吐率最高可达742.6 MB/s.

片上总线型PowerPC系统控制器的FPGA设计

介绍了PowerPC系统控制器两种结构中IP互连和复用的优缺点,分析了片上总线型系统控制器的各子模块结构,采用硬件描述语言(HDL)描述该控制器功能,并采用Modelsim进行仿真,最后进行了FPGA原型验证。验证结果表明,采用片上总线结构的系统控制器不仅能实现预期功能,还解决了IP互连问题,提高了IP的可复用性。

一种嵌入式NOR Flash控制器IP的设计

当前,嵌入式Flash广泛应用于嵌入式系统领域,便于系统进行软件在线更新和系统维护。嵌入式NOR Flash可以"嵌入"在芯片中作为高速缓存,对于提升芯片整体性能作用明显。传统的嵌入式NOR Flash不具备测试接口,在芯片出现工作异常时不便于对整个芯片进行故障诊断。设计并实现了一种具有片上可测试功能的嵌入式NOR Flash控制器IP。控制器主要分为控制模块与测试模块两个部分,分别对两个模块进行分析设计。经过仿真验证,控制器可以实现对NOR Flash的正常操作与片外测试功能,达到了设计目标。

Microchip进军存储器基础设施市场

随着人工智能(AI)和机器学习工作负载所需的计算需求不断增加,由于需要更多的存储器通道来提供更多的存储器带宽,传统的并行连接DRAM存储器已经成为下一代CPU的主要障碍。Microchip Technology Inc.(美国微芯科技公司)宣布进入存储器基础设施市场,推出业内首款商用串行存储器控制器,扩展其数据中心产品组合。 SMC1000 8 x 25G使CPU和其他以计算为中心的SoC能够在相同封装尺寸内使用并行连接DDR4 DRAM的四倍存储器通道。 Microchip的串行存储器控制器不仅能为计算密集型平台提供更高的存储器带宽和介质独立性,同时还具备超低时延的特性。

高性能DSP软核中DMA控制器的设计与验证

为解决数字信号处理器(digital signal processor,DSP)的数据供给问题,设计了一个可高效搬运数据的部件———直接存储器访问控制器(direct memory access controller,DMAC)。采用了模拟验证方法和基于断言的验证方法对设计进行了功能验证。传统的模拟验证方法目前仍是主流的功能验证方法,但基于断言的验证方法是今后集成电路验证的发展方向。模拟验证方法虽具有使用简单,不受设计规模影响的优点,却不能证明设计的完备性,而基于断言的验证方法虽具有验证完备性,但能够验证的设计规模有限。把两者结合起来,就能够发挥各自的优点。实验结果表明,把两者结合起来进行验证,确实能够提高验证质量。

VoIP终端存储系统设计

介绍了VoIP终端SoC的架构,采用片内存储器、存储器控制器、SSRAM、SDRAM及FLASH组成VoIP终端硬件平台的存储系统.分析了两种存储器控制器方案的优缺点.提出一种采用集成方式的存储器控制器结构.利用Verilog HDL设计了该存储器控制器IP,并给出访问SDRAM的仿真结果.存储系统已成功应用于VoIP SoC项目中.

基于单片机的高精度波形信号直接生成方法研究

针对直接数字频率合成(DDS)技术不适于单片机直接实现的问题,提出了一种波形信号生成的整周期循环法。借助片内嵌有直接存储器存取控制器(DMA)和数模转换器(DAC)等外设的单片机,该方法可以在不引入DDS专用芯片的情况下直接生成预设波形信号,且在生成信号时完全不占用单片机的CPU时间。对生成波形信号的整周期循环法进行了理论分析,导出了生成信号的频率及最大相对频偏公式,给出了算法实现流程。采用STM32单片机对整周期循环法生成正弦信号进行了实验测试。实验表明生成信号的频率精度高,且波形稳定、质量好。

一种面向嵌入式应用的片上系统:腾跃-1

本文介绍了面向嵌入式应用的片上系统芯片:腾跃-1的设计和实现技术.该芯片包括32位嵌入式RISC微处理器内核、通用存储器控制器、LCD控制器、片上总线和各种外围设备.微处理器内核采用自主设计的指令集体系结构.该芯片已经在中芯国际0.18μm工艺上通过验证,主频300MHz@1.8V,可以应用于信息安全领域的身份认证和数据加密等应用.本文最后对芯片的进行了性能评测.

无线通信系统射频延时器的设计与实现

在无线通信设备中,射频接收端经常需要接收来自不同传输网络的数据,由于数据传输链路的差异,将导致数据间产生严重的相互干扰,从而造成数据处理失真。为了解决这一问题,通常采用模拟延时器对不同传输网络的数据进行时延调整以达到射频同步接收,但是模拟延时器往往延时精度低,处理速度慢,工程造价高。针对此问题,提出了一种新型的射频延时器,它采用模数结合数字处理的方式,实现数据的同步接收,避免了时延差所造成的数据处理失真等问题,测试结果表明射频延时器工作稳定,数据处理速度快,精度可达纳秒级,满足系统设计要求。

一种用刷新技术实现SRAM抗SEU错误累积的方法

为了防止空间应用SRAM出现SEU错误累积,提出了一种优化的读→校验→回写刷新机制.该机制实时监测处理器状态,当处理器对外部主存进行读操作时,由存储器控制器自主地(即不需处理器干预)对读操作的存储单元进行刷新操作;当处理器进行访问外部主存以外的其他操作时,由存储器控制器自主的对所有的存储单元进行遍历式刷新操作,该机制可以避免长时间未被读的存储单元发生SEU错误的累积,保证SRAM单元中发生错误的比特位数小于校验码的纠检错能力.最后,通过向SRAM随机注错的方法对本机制的存储器控制器进行验证,结果表明存储器控制器满足设计要求.

基于SDRAM的网络延时器的设计与实现

数据通过不同类型的通信系统进行传输,由于数据传输链路的差异,导致数据到达接收端时间存在差异,网络延时器的设计在传输较快的数据的前端插入一个延时,使不同网络的传输数据同时达到接收端,避免了时延差所造成的数据处理失真等问题。

点阵液晶模块与LPC2214的接口方式研究与编程

该文从应用角度叙述了常规的液晶显示模块YM19264C的结构特点和基本功能,并在YM19264C和ARM嵌入式微控制器LPC2214时序分析的基础上,讨论了ARM嵌入式微处理器LPC2214与点阵液晶显示模块组成的硬件电路的设计方法,设计了以I/O模拟总线连接液晶模块和外部存储器接口扩展液晶模块两种应用电路,而且对两种接口方式下的程序设计进行了分析,同时,给出了屏幕显示不正常时一个简单的解决办法。