任意点存储器结构FFT处理器地址策略

提出一种针对任意点数运算的并行地址无冲突的存储器结构的FFT处理器.该方法利用高基底的分解方法减少整体计算时钟周期,以及小基底互联的多路延迟交换结构降低计算引擎的复杂度.该方法可以将存储器结构FFT处理器中的几个重要特性如连续帧处理模式,多点数计算和并行无地址冲突等特点集成在一起.另外,素因子FFT算法也被运用到该处理器当中用以降低乘法器个数和蝶形因子存储,以及满足任意点数的计算需求.设计了一种统一的基-2,3,4,5的Winograd算法的蝶形计算单元用以降低计算复杂度.实验仿真结果表明,本FFT处理器在122.88MHz工作频率下功耗只有40.8mW,非常适合LTE系统的应用.

任意2^k点存储器结构傅里叶处理器

针对任意,点数快速傳里叶变换（FFT）运算,设计并实现一种拥有并行地址无冲突策略的存储器结构FFT处理器.该策略可以支持原位回存,连续帧计算模式,可变多种点数和任意,长度的FFT运算.通过这种地址策略,FFT处理器所能达到的吞吐率由每一级抽取时的限制条件集合个数所决定.因此这种地址策略可以通过改变计算单元基底和调整计算单元并行度的方式可控地调整吞吐率.为了验证本地址策略的可行性,设计一款应用于长期演进（LTE）系统的128-2048点的可配置FFT处理器.处理器采用中芯国际55nmCMOS工艺实现,在122.88MHzX作频率下内核面积为0.615mm^2,功耗为32.4mW.FFT处理器的ASIC结果表明所提策略具有优秀的计算长度灵活性,硬件效率,可以支持任意,长度的FFT计算.

基于多端口存储器互连结构的多处理器系统芯片设计(英文)

多处理器系统芯片设计的关键问题之一是微处理器之间的互连结构.在总线互连结构和开关互连结构之后,提出了基于多端口存储器的第3种互连结构.利用VHDL进行了多时钟多端口存储器设计,并利用EDA工具进行了片上系统芯片的多微处理器数据通讯的功能仿真.分析了基于总线、基于开关、基于多端口存储器的3种互连结构的特点.研究表明基于多端口存储器的互连结构具有异步数据传输,数据缓冲功能;具有数据传输延时小,多微处理器系统芯片的拓扑阵列规模可扩展的优点.

一种高速并行FFT处理器的VLSI结构设计

在OFDM系统的实现中,高速FFT处理器是关键。在分析了基4按时域抽取快速傅立叶变换(FFT)算法特点的基础上,研究了一种高性能FFT处理器的硬件结构。此结构能同时从四个并行存储器中读取蝶形运算所需的4个操作数,极大地提高了处理速度。此结构控制单元简单,便于模块化设计。经硬件验证,达到设计要求。在系统时钟为100MHz时,1024点18位复数FFT的计算时间为13滋s。

一种高性能FFT处理器的VLSI结构设计

针对高速数字信号处理的特点,研究了一种高性能FFT处理器的硬件结构。计算单元采用基4并行算法,使得基4碟形运算可以在一个时钟周期内完成,极大地提高了计算速度。根据该硬件结构,使用硬件描述语言和采用自顶向下的设计方法,完成了FFT处理器的电路设计。经硬件验证,达到设计要求。在系统时钟频率为100MHz时,1024点复数FFT的计算时间为12.8μs。

基于FPGA的移位寄存器流水线结构FFT处理器设计与实现

设计实现了基于FPGA的256点定点FFT处理器。处理器以基-2算法为基础,通过采用高效的两路输入移位寄存器流水线结构,有效提高了碟形运算单元的运算效率,减少了寄存器资源的使用,提高了最大工作频率,增大了数据吞吐量,并且使得处理器具有良好的可扩展性。详细描述了具体设计的算法结构和各个模块的实现。设计采用Verilog HDL作为硬件描述语言,采用QuartusⅡ设计仿真工具进行设计、综合和仿真,仿真结果表明,处理器工作频率为72 MHz,是一种高效的FFT处理器IP核。

基于存储体系结构的处理器性能提升

随着计算机体系结构的发展,处理器运算单元速度大大提高,存储器速度成为处理器性能提高的瓶颈。通过实际分析,提出解决该问题的方法与途径。一个好的存储体系结构能够大大改善处理器性能。选取合适的缓存大小、路组,建立多级缓存结构,采用writebuffer、victim cache和stream buffer可以进一步缓解暂停处理器运算单元流水线所带来的性能下降问题。

网络处理器体系结构的比较与分析

网络处理器作为路由器设计的关键部分，不仅具有ASIC的功能，同时有着通用CPU的编程能力，在速度与可编程方面均有着优良的性能。该文主要阐述IBM NP4GS3与Intel IXP 1200两款网络处理器的体系结构，并对网络处理器的总线设计、微引擎机制、存储器设计等关键部分加以比较分析，为设计网络处理器提供参考。

高性能通用微处理器体系结构关键技术研究

X处理器是我国自主设计的基于EPIC思想的高性能通用微处理器·介绍了8级流水线和OLSM执行模型,以很少的硬件代价克服了基本EPIC模型的局限性·设计了一种多分支预测结构,支持多条分支指令的并行执行,并通过判定执行减少分支指令的数目;设计了两级cache存储器,提出DTD低功耗设计方法,并通过前瞻执行隐藏访存的延迟·最后,展望了高性能通用微处理器的发展趋势·

FFT处理器无冲突地址生成方法

本文提出了一种新的无冲突地址生成方法，使蝶式运算单元在一个周期内能够同时读取两个操作数．由于取消了地址奇偶判别电路，简化了存储体控制逻辑，同时也加快了输入／输出地址生成．该方法还同样适用于基－４ＦＦＴ处理器．

超长可变点数FFT处理器设计与实现

介绍了超长可变点数序列FFT处理器的实现方法。采取将一维大点数FFT转换为二维小点数子FFT处理的措施,减小了存储器规模。使用乒乓RAM将基本运算模块级联,形成流水线结构,可连续高速计算N点复数序列FFT/IFFT。用现场可编程门阵列(FPGA)实现了可计算1k^1M点序列长度可变的FFT/IFFT处理器。

64位RISC微处理器的结构设计

文章介绍了一种64位RISC微处理器的结构设计。采用MIPS指令集,详细分析该处理器的各主要功能单元,五级流水线控制,并对该设计中潜在流水线冒险问题提供完整解决方案,最后通过在线仿真调试及配置FPGA验证了设计的正确性。

一种基于FPGA的高性能FFT处理器设计

FFT算法是高速实时信号处理的关键算法之一,在数字EW接收机中有着广泛的应用前景。本文基于Xilinx公司的Vertex-IIPro系列FPGA,设计一种级联结构的1024点FFT处理器,采用基-4并行蝶算单元,能并行处理四路输入数据,极大地提高了FFT的处理速度。在系统时钟为100MHz时,完成1024点复数FFT运算仅需要2.56μs。

基于FPGA的高速定点FFT处理器的设计

为了用硬件实现信号从时域向频域的转换,用Xilinx公司推出的Virtex-Ⅱ系列FPGA实现了512点的FFT处理器。为达到系统高速实时处理要求,在FFT处理器中利用流水线结构和并行技术,采用基-4蝶形算法与基-2蝶形算法相结合的方法,及高效复数乘法器和双端口RAM存储结构,提高了处理速度。在外部时钟为100 MHz时,处理时间为18.3μs,满足了系统设计要求。

基于FPGA的1024点高性能FFT处理器的设计

为了提高FFT(Fast Fourier Transformation)处理数据的实时性,本文研究了16位1024点FFT并提出了几种有效的优化方案。在Xilinx公司Virtex-E系列FPGA上实现了工作频率50MHz以上、流水线型、基22单路径反馈结构(R22SDF)FFT处理器。仿真和性能评估结果表明本FFT处理器的有较高的性能。

基于FPGA的FFT处理器设计

在OFDM系统中,调制和解调是通过FFT来实现的,FFT算法的实现是实时高速信号处理系统设计中的难点。针对FFT在OFDM通信系统中的实际应用,提出了一种切实可行的基于FPGA(现场可编程门阵列)的FFT实现方法与硬件结构。论文重点介绍FFT控制模块的设计原理,设计了一种新的FFT控制器结构,并采用Quartus对控制器做了详细的仿真研究。结果表明控制器使蝶形运算、读取数据、存储数据等操作协调一致,而且提高了系统的处理速度,在计算和数据通信间取得了平衡。

距离-多普勒SAR成像信号处理器系统结构的设计

距离 多普勒 (R D)算法是一种常用的SAR成像算法。本文从R D算法的流程及其特点出发 ,结合工程实际 ,从R DSAR成像雷达信号处理器的基本结构、存储器组织、数据通路等角度讨论了R DSAR成像信号处理器系统结构设计中的基本问题 。

基于TMS320C6711处理器的存储体系设计与实现

为减小高速数字处理应用中存储体系设计和实现对高端数字信号处理器性能的影响,以TMS320C6711为例,在详细介绍和分析该处理器存储器体系结构的基础上,提出了综合软、硬件因素进行存储体系设计,以充分发挥数字信号处理器性能的措施和方法.通过实际设计的测试验证,效果良好.

8086微处理器的内部结构特点

一、整体结构概述8086微处理器的整体结构框图示于图1中。它由两个处理器组成,一个是上半部分的总线接口部件BIU,一个是下半部分的执行部件EU。二者各受独立的控制,有相同的时钟但工作时并不同步。BIU的组成包括形成地址的段寄存器及加法器、程序计数器PC。

基于CORDIC算法2K点FFT处理器的硬件设计

本文讨论了采用FPGA硬件实现高速实时2K点FFT处理器的设计方案。选择了将基4和基2分解揉合的DIF算法作为实现算法。并采用CORDIC算法代替传统的乘法-累加单元,使得FFT中的三角函数计算只需加减和移位操作来实现。整个处理器采用流水线结构,并且有两个RAM分别轮流作为输入缓存和每一级的中间运算结果存储器。