中医“正气存内,邪不可干”与机体内源性抗损伤反应的相关性初探

内源性抗损伤反应是生物机体清除体内细菌病毒、维持机体内环境稳态的重要自我保护机制。其通过诱导相关保护蛋白,使机体自身防御系统产生对抗损伤的触发物质和中介物质,从而激活金属硫蛋白、热休克蛋白、一氧化氮、丝裂素活化蛋白激酶等效应物质及相关信号通路,提高机体对疾病的适应能力与抗损伤能力,是防治疾病、维持机体自身稳态的重要途径。中医“正气存内,邪不可干”理论是对人体发挥抗病、祛邪、调节、修复功能和机体对外界刺激适应能力的高度概括,阐明了在疾病的发生发展过程中正气发挥着主导作用,正气不足是疾病发生的先决条件。而且正气发挥正常的生理功能要满足“足”“通”“和”三个基本条件。内源性抗损伤反应与中医“正气存内,邪不可干”理论联系密切,都表明了正气不足、抵抗力下降是机体发病的前提条件,正气与抗损伤物质不能通达患病部位是机体发病的重要原因。本研究基于中医“正气存内,邪不可干”理论与机体内源性抗损伤反应的防治特点、防治通路及物质基础等为契入点,研究机体内源性抗损伤反应与中医“正气存内,邪不可干”理论的相关性,揭示其在疾病预防和诊疗过程中的重要作用。

应用于忆阻器阵列存内计算的低延时低能耗新型感知放大器

存内计算(Computing In Memory,CIM)在人工智能神经网络的卷积运算方面具有巨大的应用潜力。基于忆阻器阵列的多位存内计算由于具备写入速度快、与互补金属氧化物半导体(Complementary Metal Oxide Semiconductor,CMOS)工艺兼容等特点,有望成为解决“内存墙”的有效手段。然而,当前多位存内计算电路架构面临输出延时高和能耗大的问题,主要原因为传统感知放大器的性能制约,为此本文提出了一种低延时低能耗多位电流型感知放大器(Low-delay Low-power Multi-bit Current-mode Sense Amplifier,LLM-CSA),通过减少传统CSA电路工作状态数量、简化工作时序来优化功能;采用新型低位检测模块的电路设计思路,来多层次系统性地降低输出延时并优化能耗。使用中芯国际40 nm低漏电逻辑工艺(SMIC40 nm LL),利用Cadence电路设计平台,仿真验证所提LLM-CSA的功能和延时-能耗性能。通过对比分析发现:LLM-CSA比传统CSA输出延时降低1.42倍,能量消耗降低1.56倍。进一步地,以一种4 bit输入、4 bit权重、11 bit输出的忆阻器阵列多位存内计算架构为应用,对比验证所提LLM-CSA的性能:与基于传统CSA的存内计算系统相比,新架构延时降低1.18倍,能耗降低1.03倍。LLM-CSA的提出对促进感知放大器设计思路和忆阻器阵列存内计算架构的发展,具有一定的理论和现实意义。

基于原补码实现的位串行SRAM存内计算

针对目前大多数存内计算无法独立处理非卷积计算的问题,提出了一种将转置8T单元与基于向量的位串行存内运算相结合的通用混合型存内计算.采用原码一位乘、补码加法和溢出激活处理,可支持任意位宽的整数/小数及正/负数的乘累加操作,也可单独完成池化和激活操作,为从神经网络到信号处理等软件算法的发展提供了必要的灵活性和可编程性,减少了数据在总线上的传输.提出的存内计算在1.2V和500MHz条件下对8位运算的吞吐量为71.3GOPs,能效为20.63TOPS/W,支持灵活位宽的卷积操作,同时减少了数据移动,提高了能效和整体性能.

基于SRAM和NVM的存内计算技术综述

集存储与计算于一身的快速低功耗存内计算架构,突破了存储与计算分离的传统冯·诺依曼体系,解决了限制处理器算力的“内存墙”问题,成为新型计算架构的研究热点.存内计算的基础器件包括高速且工艺成熟的静态随机存取存储器(static RAM,SRAM)、低功耗高响应且非易失的忆阻器(memristor)、高密度低静态功耗非易失的磁性随机存取存储器(magnetic RAM,MRAM).研究者们基于上述器件完成大量存内计算研究,但是关于这些存内计算架构全面且系统总结的文献综述仍然缺失.首先从SRAM、忆阻器、MRAM方向出发概述了不同器件的存内计算原理、当前存内计算架构发展状况和实际应用场景等.然后针对当前存内计算架构存在的各种问题和挑战给出了现有解决方案和未来解决方向.最后对基于以上器件的存内计算研究重点进行了总结并概述了目前的研究短板、展望未来的发展方向.

一种支持多比特网络的电荷域存内计算电路

为了满足更多的应用场景,智能感知设备面临算力和功耗两方面的挑战。提出了一种支持多层多bit的CIM架构,平衡了高算力和低功耗的需求。该架构中的CIM单元本身具有性能优势,不仅支持架构的集成,并且取得了较好的系统性能。该CIM单元在标准的6T-SRAM的基础上,提出了一种由8个晶体管和一个金属-氧化物-金属(MOM)电容的CIM单元,其中MOM电容与SAR ADC中的电容进行了复用,节约了功耗和面积。在电荷域实现了有符号数的乘累加(MAC)计算操作,并将ResNet14网络部署到了该CIM架构中,实现了1w4a和4w4a的计算。基于40 nm CMOS工艺完成设计实现,片上容量为576 kB,在10 MHz工作频率下可以实现358.154 GOPS的吞吐率和41 TOPS/W的后仿能效。

基于卷积神经网络的逐级唤醒存内计算控制器设计

随着人工智能的发展,边缘端设备对智能图像处理的需求急剧增加。目前边缘端设备主要面临能量受限、吞吐率较低等问题。无人机在侦察过程中,根据任务要求需进行复杂的地形分析、物体识别和环境监测等任务,这些任务常常会给设备带来严重的功耗问题,并且严重影响无人机的飞行时间。针对上述问题,提出一种基于卷积神经网络的逐级唤醒存内计算控制器设计方案,控制器内部能够完成分类型网络的前向推理,可根据分类结果唤醒对应的边缘端设备。控制器的模拟部分采用存算一体计算模式,数字部分采用分块的处理方式,在运行过程中可将空闲模块休眠,以降低系统的整体功耗。此外,控制器内部还集成了级联接口,可以将复杂任务分解为多个层级的子任务,并将其部署到级联的控制器上,从而实现多级唤醒,使系统具备提前输出的潜力。实验采用ResNet-14作为神经网络模型,数据集采用CIFAR-10数据集。实验结果表明,在10 MHz的时钟频率下,基于卷积神经网络的逐级唤醒存内计算控制器可以实现60帧/s的检测帧率,并且分类精度达到84.61%,验证了该架构在能量受限应用场景下的可行性和高效性。

基于SRAM缓存和存内计算的低功耗关键词唤醒系统

为了解决关键词唤醒算法部署在边缘计算硬件会带来较高功耗、给电池驱动的设备带来续航挑战的问题,提出了一种基于存内计算技术和软硬件协同优化的低功耗关键词唤醒系统。在算法层面,基于标准MFCC算法拓扑结构提出了一种三值量化MFCC-CNN联合算法,将MFCC中的全部通用矩阵乘映射到神经网络加速器当中。在电路层面,提出了一种基于SRAM的存内计算核心,用于解决传统冯·诺依曼架构加速器存在的功耗墙和存储墙问题。同时通过复用存内计算核心的SRAM存储功能提出了一种基于查找表实现的缓存电路,用于替代寄存器延迟链电路。SRAM存内计算核心和SRAM缓存电路均采用定制单元实现。在系统层面,基于以上2种定制电路设计了一种低功耗关键词唤醒系统。该系统采用ASIC与定制化电路设计流程设计,并使用28 nm CMOS工艺库对该设计进行了ASIC综合,在250 kHz下,关键词唤醒系统运行10分类任务的延迟是64 ms,整体功耗为645.28μW,其中MFCC流水线的动态功耗占总动态功耗的5.9%,总功耗仅占系统功耗的1.3%。

基于MRAM的新型存内计算范式

存内计算(CIM,Computing in Memory)是一种为缓解“内存墙”和“功耗墙”而出现的新兴架构。因CPU处理器和存储器速度发展不均衡性,冯·诺依曼架构这类中央处理器与存储器分离的结构逐渐失去其优越性。存内计算提出以计算和存储相结合的方式来减少数据的搬移,极大地提升了计算效率。MRAM作为最有潜力的新一代非易失存储器件,被视为构建高效存内计算架构的有力候选者。以MRAM为基础构建的存内计算根据计算过程的不同可分为MRAM模拟存内计算和MRAM数字存内计算。数字存内计算又可以根据数字逻辑产生的方式分为MRAM写入式存内计算、MRAM读取式存内计算以及MRAM近存计算。MRAM模拟存内计算利用高并行度摊销能耗,在单位面积上,吞吐量和能效都具有数字存内计算无法比拟的优势,但也因其易受PVT影响等特征在实际应用中有所限制。MRAM数字存内计算实现方式多样,写入式存内计算几乎消除了存储器外的数据搬移,虽然当前工艺下的MRAM所需的翻转能耗和时延过大,导致该方式一直停留在仿真阶段,但不妨碍该存内计算是缓解“内存墙”最有效的手段之一;读取式存内计算严重依赖于读取放大器的功能设计,在相关领域有所发展,但所受限制较大;近存计算是当前MRAM非易失器件和CMOS电路在计算速度和计算能效差异较大的情况下,融合两者优势的优解,在实际应用中具有巨大的益处。

《黄帝内经》正气存内 邪不可干 避其毒气原意及临床意义

《素问·刺法论》中“正气存内,邪不可干,避其毒气”所在段落共计331字,人们对该段落经文的原意众说纷纭。此文对该段落经文中的正气、邪、疫等名称进行了辨析,解读了正气和疫、邪的关系,并据此阐释“正气存内,邪不可干,避其毒气”的原意,群疑冰释。笔者分析认为,“气出于脑,即不邪干”是通过调神、调气、调息,从而达到“正气存内”能够闭拒邪气的状态,从而不被邪气干犯。阐释了“正气存内,邪不可干,避其毒气”的重要理论价值和临床意义,通过探讨加深了对正气重要性的认识,并结合临床实践探讨了顾护正气之法。

基于电压调控自旋轨道矩器件多数决定逻辑门的存内华莱士树乘法器设计

在使用新型非易失性存储阵列进行存内计算的研究中,存内乘法器的延迟往往随着位宽的增加呈指数增长,严重影响计算性能。该文设计一种电压调控自旋轨道矩磁随机存储器(VGSOT-MRAM)单元交叉阵列,并提出一种存内华莱士树乘法器的电路设计方法。所提串联存储单元结构通过电阻求和的方式,有效解决磁存储器单元阻值较低的问题;其次提出基于电压调控自旋轨道矩磁存储器单元交叉阵列的存内计算架构,利用在“读”操作期间实现的5输入多数决定逻辑门,进一步降低华莱士树乘法器的逻辑深度。与现有乘法器设计方法相比,所提方法延迟开销从O(n^(2))降低为O(log_(2)n),在大位宽时延迟更低。

SRAM存内计算技术综述

在处理深度神经网络这类数据密集型应用的过程中,处理器和存储器间大量数据的频繁传输会造成严重的性能损耗和能量消耗,也是当前冯·诺伊曼架构最大的瓶颈.针对传统冯·诺伊曼体系架构的局限性,基于SRAM的存内计算技术将运算单元集成到内存中,支持数据的即存即算,彻底突破了冯·诺伊曼瓶颈,有望成为新一代智能计算架构.本文从体系结构的角度阐明了冯·诺伊曼架构所引起的"功耗墙"和"存储墙"问题,并给出了存内计算技术的兴起原因.文章围绕近几年国内外关于SRAM存内计算架构的研究,以其中几种经典架构为例描述了各类SRAM存内计算的工作机理、优缺点及意义,并从器件级、电路级和架构级的角度分别概述了目前关于SRAM存内计算技术的关键影响因素.SRAM存内计算技术潜力巨大,用途广泛,将会给机器学习应用,图计算应用和基因工程提供高效低能耗的系统结构支持,最后展望了未来几年内SRAM存内计算技术在器件、电路和架构方面的发展情况.

基于静态随机存取存储器的存内计算研究进展

随着“算力时代”到来,大规模数据需要在存储器和处理器之间往返,然而传统冯·诺依曼架构中计算与存储分离,无法满足频繁访问的需求。存内计算(CIM)技术的诞生突破了冯·诺依曼瓶颈,打破了传统计算架构中的“存储墙”,因此对于“算力时代”具有革命性意义。由于静态随机存取存储器(SRAM)读取数据的速度快且与先进逻辑工艺具有较好的兼容性,因此基于SRAM的存内计算技术受到国内外学者的关注。该文主要概述了基于SRAM的存内计算技术在机器学习、编码、加解密算法等方面的应用;回顾了实现运算功能的各种电路结构,比较了各类以模数转换器(ADC)为核心的量化技术;之后分析了现有存内计算架构面临的挑战并且给出了现有的解决策略,最后从不同方面展望存内计算技术。

以双字线双阈值4T SRAM为基础的存内计算设计

为了应对冯·诺依曼计算架构的存储墙,存内计算(CIM)架构将逻辑嵌入到存储器中,在读取数据的同时完成运算,使存储单元具备计算能力并且减少了处理器和存储器之间的数据传输。为实现大容量、低成本存储器设计,提出了一种以双字线双阈值4T SRAM为基础的存储系统,不仅可实现数据的存储与读取,而且还可实现BCAM运算和与、或非、异或等逻辑运算。逻辑运算时,经译码电路任选两行存储数据,位线均预放电至低电平,位线电压通过位线端灵敏放大器与参考电压比较后输出运算结果。BCAM运算时,外部输入数据经译码电路译码后实现对存储单元左右传输管的开、断控制,位线端灵敏放大器经或非门输出匹配结果。在65 nm CMOS工艺下对所提电路进行搭建并仿真。4T存储单元相较于6T存储单元的存储面积减少了25%,双字线4T存储结构相较于单字线4T存储结构在超大规模集成电路(VLSI)应用中读功耗可节省47%左右。BCAM运算时数据匹配最大功耗为909.72 FJ,N列的阵列运算速度在字线电压为600 mV时可达16161.6×N MB/Hz。

基于“正气存内,邪不可干”论补肾强督法治疗强直性脊柱炎

强直性脊柱炎(Ankylosing Spondylitis,AS)是一种慢性炎症性疾病,属于风湿免疫病。中医学将其纳入“痹证”“腰痛”等范畴,认为AS的发病以肾虚为本,督脉失养,标实多因而致。“正气存内,邪不可干”是出自《素问•刺法论篇》的中医经典理论。文章详细阐述了“正气存内,邪不可干”理论之内涵,意从正气不足,外邪入侵的角度探讨AS的病因病机以及治疗现状,“正气”不足,则“邪气”易袭,致疾病发生,在该理论的指导下,认为AS的治疗方法当扶正以祛邪,通过扶正气、补肾脏、强督脉的方法达到祛邪气之用,进一步证实了治疗AS当用补肾强督法,该法不仅在疾病发生阶段取得显著的临床疗效,更能在疾病发展后期稳定病情,较大程度减少了疾病发生,因此,应以补肾强督之疗法贯穿该疾病的治疗始终。以“正气存内,邪不可干”为临床诊疗思路,主要从治疗原则及方法、临床运用、调养及预后等方面进行了详细阐述,总结临床治疗AS更需强调补肾、温肾原则,以达到“正气存内,邪不可干”的效果,以期为今后中医药治疗AS提供参考价值,更好地指导临床实践。

一种高精度8TSRAM存储阵列存内计算电路

为解决传统“冯·诺依曼”架构功耗墙瓶颈,提升人工智能应用中点乘求和计算能效,设计了一种基于8T静态随机存储器阵列的存内计算电路,可有效解决“内存墙”问题。通过对存储单元的偏置电压设计来稳定充放电电流,可改善位线放电线性度,提高计算准确性。同时,在保证放电电流相同的前提条件下,减少了模数转换器(ADC)阈值编码,存储阵列的面积明显减小。电路基于65 nm CMOS工艺设计,通过8×72存储阵列的并行计算结构完成了64 Byte二进制点乘累加计算功能。仿真结果表明,在3位ADC输出、8 bit比较输出模式下,使用0.8、1.2 V的核心电源电压和250 MHz的时钟频率,可达到每比特1.69 GOPS/W的计算能效。与理论值基线相比,计算输出的平均计算偏差最大为1.05%,有效提高了计算准确率,并减小了电路面积。

一种基于斯格明子介质的高效存内计算框架

存内计算(processing in memory, PIM)作为一种新兴的技术,支持数据在存储单元内就地处理,减少了数据的移动并增加了数据的并行处理,在一定程度上弥补了冯·诺依曼架构的缺陷.和传统易失随机存储介质相比,赛道型内存(racetrack memory, RM)具有密度大、非易失且静态功耗低等特点,支持高效的存内计算.为解决性能与功耗问题,提出了一种新型的基于斯格明子(Skyrmion)介质的非易失性存内计算框架.该框架采用斯格明子赛道内存(Skyrmion-based racetrack memory)作为存储单元,采用斯格明子逻辑门(Skyrmion-based logic gate)构成的加法/乘法器组成计算单元,无须大量CMOS(complementary metal oxide semiconductor)电路辅助,设计复杂度大大降低.同时,通过在电路级优化存储单元读写端口数目与在系统级改进内存地址映射方式,大幅提高该框架的运行效率.实验结果表明:相比基于磁畴壁(domain-wall)的非易失性存内计算框架,提出的框架在运行时间上节省了48.1%,同时在能耗上节省了42.9%.

基于非挥发存储器的存内计算技术

通过在基本单元上集成存储和计算功能,存内计算技术能够显著降低数据搬运规模,被广泛认为是突破传统冯·诺依曼计算架构性能瓶颈的新型计算范式.非挥发存储器件兼具非易失特性和存算融合功能,是实现存内计算的良好功能器件.本文首先介绍了存内计算范式的基本概念,包括技术背景和技术特征.然后综述了用于实现存内计算的非挥发存储器件及其性能特征,包含传统闪存器件和新型阻变存储器;进一步介绍了基于非挥发存储器件的存内计算实现方法,包括存内模拟运算和存内数字运算.之后综述了非挥发存内计算系统在深度学习硬件加速、类脑计算等领域的潜在应用.最后,对非挥发型存内计算技术的未来发展趋势进行了总结和展望.

基于2T1MTJ单元结构的STT-MRAM存内计算实现

在处理数据密集型应用时,传统冯·诺依曼计算体系架构难以兼顾低延时与低功耗.通过数据处理架构创新,存内计算技术可有效提升处理器与内存间的通信效率并克服"内存墙"性能瓶颈.提出了一种基于2T1MTJ(双晶体管单磁隧道结)单元结构的通用型STT-MRAM(自旋转移矩磁性随机存储器)存内计算方案,通过复用存取晶体管将位逻辑运算的控制前置于阵列中,并能同时兼顾MRAM常规存储功能.结合SMIC 55nm工艺与p-MTJ紧凑模型进行了CMOS/MTJ混合仿真,并与基于1T1MTJ和2T2MTJ单元结构的同类方案进行了性能对比.结果表明,由于运用了和存储单元具有相同MTJ的单一逻辑运算参考单元,2T1MTJ方案的与/或位逻辑运算正确率和单元写入正确率在不同MTJ工艺偏差、TMR(隧穿磁阻效应)偏差、温度变化、电压波动情况下,整体优于1T1MTJ方案;相比2T2MTJ方案,提出方案的写入正确率高37.1%,单元面积减半.此外,还提出一种采用双阈值晶体管的改进型2T1MTJ单元结构方案,其读写性能均优于采用相同存取晶体管的2T1MTJ方案,其中对单元写入正确率的提升达9.4%.

从“正气存内,邪不可干”防治新型冠状病毒肺炎

古之圣人不治已病治未病。在新冠肺炎疫情期间,结合中医药预防学术思想,做到强正气、护正气、补正气,未病先防,既病防变,突出《黄帝内经》强调的“正气内存,邪不可干”理论。

基于STT-MRAM的高可靠性、多位并行读出存内计算方案

存内计算技术是解决传统冯·诺伊曼计算架构面临瓶颈的最有效的技术路径之一.基于自旋转移矩-磁随机存储器(STT-MRAM)的存内计算方案尽管具有非易失性、低功耗、高耐久性等优势,但却因其较小的感测裕度对灵敏放大器(SA)设计的读可靠性提出了挑战.尽管基于两个晶体管和两个磁隧道结(2T2MTJ)单元的存内计算方案能有效提升读感测裕度与位运算正确率,存储阵列的面积却成倍增加.本文针对1T1MTJ单元,提出一种高可靠性、多位并行读出存内计算方案,采用了三组参考单元支路结构,结合改进型多位电流型灵敏放大器(MBCSA)进行支路电流运算.结合MTJ紧凑模型与SMIC 40nm工艺的仿真结果表明,在典型条件下,该方案的读操作正确率比采用预充电电流型灵敏放大器(PCSA)的1T1MTJ方案和2T2MTJ方案分别提升了4.07%和1.65%;在小磁阻比、低电源电压条件下也展现了更高的读操作正确率与良好的鲁棒性.此外,该方案可在6 ns周期内同时对两组存储单元进行“AND”、“OR”逻辑运算,实现了四种位逻辑运算结果的多位并行读出.