支持宏块级帧场自适应的H.264解码器帧内模块FPGA实现

文章对支持宏块级帧场自适应的H.264帧内预测和残差系数反变换反量化进行深入分析,提出了一种易于硬件实现的H.264解码器的帧内模块算法并给出了其硬件结构,采用流水线方法、分解计算等多种优化计算方法提高硬件系统的并行度。从实验结果看,作为硬件实现方案,完全能达到实时要求。系统已经通过FPGA验证,工作频率可达到80MHz。

宏块级帧场自适应的去块效应滤波模块分析与优化

对支持宏块级帧场自适应的H.264去块效应滤波过程进行深入分析,利用相邻4×4像素块间数据的依赖关系合理组织数据存储顺序,提出了一种针对H.264/AVC标准的高性能、低复杂度的去块效应滤波系统的VLSI结构。

H.264解码器SoC中支持MBAFF的宏块头信息解析模块设计

在H.264解码器中,为了能够完成采用宏块帧/场自适应(MBAFF)方式编码的高清码流解码任务,本文提出了一种支持MBAFF的宏块头信息解析模块硬件设计方案。该方案可完成控制解mb_field_decoding_flag句法元素以及原本非MBAFF下所解句法元素的任务,在典型0.18工艺库的基础上综合,面积占用2921门,频率可达220MHz。

H.264 MBAFF去块滤波器的硬件实现

H.264是基于块的视频压缩标准,在图像的预测、补偿、变换、量化等过程中会导致方块效应的产生,为此H.264标准中引入了环路去块滤波器提高图像编码质量和效率。宏块级帧场自适应(即MBAFF)是H.264视频标准中引入的新的编码特性之一,将帧场属性线粒度提升至宏块级别,大大提高编码质量和效率,论文对支持MBAFF的去块滤波过程算法深入分析,优化判断逻辑,提出了一种高性能并支持MBAFF的滤波器硬件实现方法。

H.264视频解码芯片中与滤波相关的存储器的设计

本文对H.264解码芯片中的滤波部分所需的数据、数据的存取及芯片中所用到的存储器做了深入的分析,同时涉及到DRAM及SRAM的设计,并支持宏块级帧场自适应。为了实现H.264解码芯片中的数据的快速存取,本文提出了对数据存储的一种优化方法,通过此方法可完全达到滤波过程中对大量数据的处理。试验表明此种方法能节约存储器的资源并满足H.264滤波中对大数据量处理的需求。