基于嵌入式算法容噪技术的低功耗近似乘法器

本文提出一种可靠的低功耗近似乘法器设计方案,该方案基于嵌入式算法容噪技术,并且通过阈值的合理选择简化了传统嵌入式容噪方案中的检错纠错模块。我们根据这样的思路基于SMIC180nm工艺设计了相应的8比特乘8比特的近似乘法器。该乘法器在450MHz的工作频率最低可以工作在1.2V的电源电压下。与传统的阵列乘法器相比,在相同的工作频率和MSE条件下,传统乘法器可以工作在1.6V左右,该乘法器可以工作在1.2V左右,此时功耗可以下降约40%;与论文[1]中的嵌入式算法容噪乘法器相比,功耗可以下降约16%。

基于GEA运动估计算法的低功耗容错VLSI结构

提出了一种能量高效的运动估计结构。该结构基于GEA(Global Elimination Algo-rithm)算法,在并行GEA结构的基础上,对关键的绝对差和模块应用差错复原机制,以对抗在工艺参数波动和/或工作电压超比例缩小(VOS)时可能产生的逻辑级时序错误。采用一个亚采样电路ISR-SSAD,将VOS技术和算法级容噪设计集成到绝对差和模块中,实现了差错检测和纠正,与原GEA结构相比,具有更低的功耗。计算结果表明,整个运动估计模块的功率节省可达16%。

基于CORDIC算法的正余弦发生器的容错结构设计

CORDIC算法能够通过简单的移位、加减运算得到任意输入角度的正弦或余弦值,具有速度快、精度灵活可调、硬件实现简单等优点,但随着集成电路工艺尺寸的不断缩小,工艺变化和电学效应等非理想因素对芯片的影响越来越严重,电路可靠性已成为设计和制造中的一个重大挑战.提出一种基于CORDIC算法的正余弦函数的容错计算结构ANT-CORDIC.该结构在典型CORDIC电路的基础上,增加了LUT-CORDIC模块,对CORDIC电路应用差错复原机制,以对抗工艺参数波动和/或工作电压超比例缩小(VOS)时可能产生的逻辑级时序错误.仿真结果表明,采用本文结构可以有效地改善输出信噪比约5dB,提高电路的可靠性.

类标噪声研究综述

在机器学习中,类标噪声难以避免的存在于标注数据里,这样的噪声数据会对分类器等模型的建构产生严重的影响。因此,越来越多的研究者把类标噪声算法研究作为分类器效果提升的一个突破口。针对解决问题思路的不同,提出并改进许多行之有效的噪声处理模型。其中,按照解决思路的不同,可将噪声处理算法分为去噪算法与容噪算法。

一种低功耗容错运动估计硬件结构

提出一种低功耗的运动估计硬件结构。该结构在并行GEA结构的基础上,对关键的绝对差和模块应用了差错复原机制,以对抗在工艺参数波动和(或)工作电压超比例缩小(VOS)时可能产生的逻辑级时序错误。这里采用一个亚采样电路ISR-SSAD,将VOS技术和算法级容噪设计集成到绝对差和模块中,实现了该模块的差错检测和纠正,与原并行GEA结构相比,具有更低的功耗。计算结果表明,整个运动估计模块的功率可节省16%。

一种冗余容错CORDIC处理器结构

随着集成电路工艺尺寸的不断缩小,电路可靠性已成为设计和制造中的一个重大挑战。提出了一种冗余容错CORDIC处理器结构ANT_CORDIC,对CORDIC电路应用了差错复原机制。仿真结果表明,采用所提出的结构可以有效的改善输出结果的信噪比,从而增强电路的可靠性。