(2,1,7)卷积码Viterbi译码器FPGA实现方案

移动通信系统标准中普遍采用卷积码作为信道编码方案。本文阐述了目前最常用的卷积码译码算法——Vit-erbi译码算法,然后给出了(2,1,7)卷积码编码电路FPGA实现方法。该方法给出了新的Viterbi幸运路径算法和高效的状态度量存储技术,可以充分利用FPGA的优势获得较好的译码结果。利用幸存路径交换寄存器模块,能有效减少存储量并降低功耗。

一种高速Viterbi译码器的优化设计及Verilog实现

文章设计了一种高速Viterbi译码器该设计基于卷积码编码及其,Viterbi译码原理,完成了Viterbi译码的核心单元算法的优化,并采用Verilog语言编程实现了卷积码编码器和译码器。仿真和综合的结果表明本文设计的译码器速率达50Mbit/s,同时译码器的电路规模也通过算法得到了优化。

一种Viterbi译码算法的改进

提出了一种用寄存器交换法实现Viterbi译码的完整方案.采用一系列如截短法、用等效的思想简化启动过程、加比选计算并行化等方法,进一步改进了Viterbi译码算法的性能.使软判决位数、交织深度等参数在FPGA模拟时均可配置,并用Verilog硬件描述语言具体实现.基于Virtex5芯片进行综合,最大输出频率可达近200Mbps.利用Modelsim6.0和Haps-54开发板分别做了仿真和FPGA实验,同时搭建真实环境,进行BER性能测试,发现自研的IPCore在信噪比高于5.0时,优于Altera公司的同类产品和CDM-600,更适于深空卫星通信.

卷积码的Viterbi高速译码方案

本文探讨了无线通信中广泛涉及的差错控制问题,介绍了卷积码的编译码原理。提出了一种卷积码编码,及其高速Viterbi译码的实现方案,对译码的各个组成部分作了分析,并在FPGA中实现了该译码方案。仿真结果表明,在纠正能力范围内,能够正确纠错并译码,且具有高速译码的优点,达到了预期的效果,该设计方案可以非常容易地应用到很多差错控制的通信系统中。

Viterbi译码器的幸存路径存储管理

介绍了Viterbi译码器的各种幸存路径存储管理方法。以3-指针偶回溯法为传统方法的代表,与改进的寄存器交换法进行了详细的对比,给出了两者在存储资源消耗、译码延时、硬件实现复杂度等方面的比较结果。

基于FPGA的高性能Viterbi译码器的设计与实现

对V iterbi译码器3个重要组成部分之一———幸存路径管理和存储模块进行优化设计,采用一种新的方法(改进的寄存器交换法)作为幸存路径管理方案,取消了译码时的回溯读操作。与采用传统回溯法的译码器相比,该译码器具有较低的译码时延、有效的存储空间管理和较低的硬件复杂度。在总体设计中对译码器的其他部分也进行了相应的优化设计,进行了综合布线后仿真,译码器输出的最大数据速率达到了90 Mbps。

卷积码编码器和Viterbi译码器的FPGA实现

Viterbi译码是对卷积码的一种最大似然译码算法。主要介绍卷积码的Viterbi译码器的FPGA(现场可编程门阵列)实现方案。根据卷积码的特点,设计了用寄存器交换法存储幸存路径的模块,充分利用FPGA触发器资源丰富的优点。同时,为使系统在保持同等性能条件下可以高效率实现,对Viterbi译码实现中的数据溢出和输出判决部分进行了优化,处理的结果使得系统的性能和效率都有提高。本设计已基于FPGA实现,译码速度快、延时小。

高速率低延时Viterbi译码器的设计与实现

在Vitebi译码器的实现中,由于路径存储方式的不同分为回溯和寄存器交换模式,效果是延时与资源消耗一般只能二取其一,互为矛盾。采取3~6长度的RE-寄存器交换,混合回溯模式,极大地减少了回溯时间,并减少了路径存储空间需求,付出的代价是每ACS增加2~5 LUT;再结合其他Viterbi译码器优化算法,如分支度量一次计算,每ACS查找——即4选1等措施,实现了高吞吐量(340 Mb/s)、低延时、低资源消耗的全并行Viterbi译码器。

幸存路径存储和输出单元的低功耗设计

Viterbi译码器中幸存路径存储管理一直沿用两种传统方法———寄存器交换法和回索法。寄存器交换法内连关系过于复杂,而且功耗较大;回索法需采用大量额外存储单元作为缓冲,译码延迟亦较大。文中对传统的寄存器交换法进行了一些改进,减少了芯片使用面积,同时减少内存的存取次数,达到了降低功耗的目的。

电力线通信系统中卷积码和Viterbi译码的FPGA设计实现

阐述了电力线通信系统中卷积码及其Viterbi译码的信道编码方法,给出了(2,1,6)卷积码编译码的设计以及采用VerilogHDL硬件描述语言完成卷积码编译码的FPGA实现方法。

编码理论、信道理论与技术、编译码器、声码器、密码学、密码术

0623216高速Viterbi译码器的FPGA实现[刊,中]/张健//电讯技术．—2006,46(3)．—37-41(G)提出了一种高速Viterbi译码器的FPGA实现方案。该译码采用全并行结构的加比选模块和寄存器交换法以提高速度,并且利用大数判决准则和对译码器各个部分的优化设计,减少了硬件消耗。译码器的最高输出数据速率可以达到90Mbps。译码器的性能仿真和FPGA实现验证了该方案的可行性。参3 0623217特征3时椭圆曲线与函数域的DLP等价[刊,中]/王佳昱//信息安全与通信保密．—2006,(6)．—84-86(L)论文给出了特征等于3的有限域上,椭圆曲线的有理点群(除去这个点本身)与实二次函数域上的既约主理想之间的一一对应,从而使二者的离散对数问题(DLP)等价。