应用移位寄存器对开关量控制的编程方法

本文论述了应用可编程序控制器（ＰＬＣ）的移位寄存器对开关量控制系统的编程方法。提出了主工步序列，附加工步序列的概念，并将其沿时间轴展开，然后根据各工步变换的约束条件，对控制系统予以编程。

位宽感知的寄存器绑定算法

寄存器绑定是高层次综合中的一个基础优化问题,主要目标是在保证电路功能的同时最小化寄存器资源的使用.传统的方法尝试将编译器的寄存器分配算法应用于寄存器绑定中,但却忽略了分配问题与绑定问题的差异性,因此在绑定过程中引入了额外的资源约束,或采用了不适合电路设计的编译优化技巧,从而导致资源浪费.为解决这些问题,将寄存器绑定问题转化为连续多重着色问题,并提出一种基于位宽与顶点度结合的启发式求解方法.所提方法通过对变量的位宽和活跃区间等信息的细粒度刻画和建模,能够进一步优化寄存器资源的开销,同时无需插入额外的指令.将该算法与两种典型算法进行比较,实验结果表明,所提算法在MiBench测试集的96.72%的测试用例中达到理论最优解,比其他两种方法分别提高31.5%和25.1%;在Rosetta测试集的所有测试用例中均表现为最优解,比其他两种方法分别提高7.41%和7.39%.

某航天产品上移位寄存器的失效分析

通过加速贮存试验对某航天产品进行延寿,试验期间移位寄存器发生故障。为了确认移位寄存器失效的具体原因,利用光学显微镜观察、电特性测试、 X射线(X-ray)检查和扫描电镜分析方法对移位寄存器进行了分析,最终得出结论,认为该移位寄存器失效的主要原因是层间介质的机械损伤。

Conformal ECO寄存器新增的扫描链自动化接入方案

随着芯片规模的增加,ECO的需求和大小也随之增加,其中当新增寄存器数量达到百位量级时,人工接入扫描链难度也将急剧上升。基于Cadence的Conformal和Innovus等工具,在综合考量逻辑正确性和中后端物理实现可行性的基础上,采用归一思路下的“S”型连线和room值下的再分组等方法,实现了上述问题的自动化和高效化解决,在逻辑上确保了时钟域一致性等问题,物理上同时兼顾了布局布线优化和最大扫描链长度。并且其自动化的高效性,在项目实践中能够快速完成上百数量寄存器的扫描链接入。

设计即翻译:从语句到寄存器

在硬件设计中,可以从类似计算机语言的选择、顺序、循环的功能描述开始,逐步翻译为对应的逻辑电路。以寄存器和移位寄存器的设计为例,从选择语句“if…then…else…”的不同描述与电路的对应关系出发,通过不同表现形式之间的翻译,设计了寄存器、移位寄存器,构建了常见芯片,给出了扭环形计数器的完整设计过程,讨论了基于移位寄存器的扭环形计数器自启动问题的详细思考过程和不同解决方案之间的比较,解决了数字电路课程的该部分内容中介绍性知识多、设计性知识少的问题。全部设计过程采用Digital仿真软件,以此为基础,可以设计顺序点灯、驱动控制之类的问题,从而更好地推进工程教育。

基于Python脚本的SoC寄存器模块自动化设计

片上系统芯片(SoC)包含大量可通过系统总线配置的寄存器模块。在芯片设计流程中,需要人工设计寄存器模块功能,并形成可阅读的设计文档,再由硬件描述语言(Hardware Description Language)描述为实际数字电路,还需要有便于芯片仿真验证的寄存器模型以及基于C语言的嵌入式固件程序用于应用软件开发。本文提供一种基于Python脚本语言的芯片设计流程,将上述芯片设计流程串联起来,做到一次规格设计,自动化输出寄存器模块的不同设计描述,有效提高了SoC芯片设计效率。

面向寄存器传输级设计阶段的高效高精度功耗预测模型

功耗已成为电路设计的关键性能目标之一,现有商业工具PrimeTime PX(PTPX)的功耗预精度高,但是运行时间长,且仅面向已经生成网表的逻辑综合或者物理实现阶段。因此,降低功耗分析时间,且前移功耗预测在芯片设计中的环节变得尤为重要。该文提出一种面向千万门级专用集成电路(ASIC)的寄存器传输级(RTL)功耗预估方法,可在RTL设计阶段实现快速且准确的周期级功耗预测:根据输入信号的功耗相关性原则使用基于平滑截断绝对偏差惩罚项(SCAD)的嵌入法对输入信号自动筛选,从而解决大信号特征输入数量对预估性能的影响;通过时序对准方法对仿真波形数据进行校正,解决了sign-off级功耗与RTL级仿真波形之间的时序偏差问题,有效提升了模型预测的精度;建立了仅拥有两个卷积层和1个全连接层的浅层卷积神经网络模型,学习相邻位置和相邻时间上的信号活动与功耗的相关性信息,充分降低部署开销,使训练速度得到显著提高。该文使用开源数据集、28 nm工艺节点的3×10^(7)门级工业级芯片电路作为测试对象,实验结果表明,功耗预测结果和物理设计后PTPX分析结果相比,平均绝对百分比误差(MAPE)小于1.71%,11k时钟周期的功耗曲线预测耗时不到1.2 s。在场景交叉验证实验中,模型的预测误差小于4.5%。

基于三维线性反馈移位寄存器的三维堆叠集成电路可重构测试方案

三维堆叠集成电路(3D SIC)结构复杂,相较于二维集成电路(2D IC),设计有效的测试结构以降低测试成本更加困难。为降低3D SIC的测试成本,提出一种基于线性反馈移位寄存器(LFSR)的能够有效适应3D SIC不同测试阶段的三维LFSR(3D-LFSR)测试结构。3D-LFSR结构能够在堆叠前独立进行测试;在堆叠后,复用堆叠前的测试结构,并重构为一个适合当前待测电路的测试结构,且重构后的测试结构能进一步降低测试成本。基于3D-LFSR结构,设计了测试数据处理方法和测试流程,并采用混合测试模式以降低测试时间。实验结果表明,相较于双LFSR结构,3D-LFSR结构的平均功耗降低了40.19%,平均面积开销降低了21.31%,测试数据压缩率提升了5.22个百分点;相较于串行测试模式,采用混合测试模式的平均测试时间减少了20.49%。

一种低功耗时钟树综合的寄存器聚类方法

随着集成电路制造工艺的进步与芯片集成度的提升,对于低功耗芯片的需求越来越大.时钟网络功耗占芯片总功耗的40%以上,优化时钟网络的功耗已成为高性能集成电路设计中最重要的目标之一.本文提出了一种新的寄存器聚类方法来生成时钟树的叶级拓扑结构,通过限制群组的扇出、负载和范围,对寄存器进行合理分组,减少了缓冲器的插入数目和总布线长度,有效降低时钟网络功耗.将该方法整合到传统的时钟树综合(CTS)流程中,在ISCAS89基准电路上测试并分析其有效性.实验结果表明,该寄存器聚类方法在不影响时钟树最大延时的情况下,有效减少了时钟网络20%以上的功率耗散和20%以上的时钟偏移.

RELIC-GNN:一种高效的状态寄存器识别算法

随着集成电路(IC)设计水平化、制造全球化的发展,由第三方厂商生产的大量硬件集成电路被应用于芯片设计中,这引起了人们对芯片中被插入设计后门/硬件木马的担忧。逆向工程可以恢复出集成电路芯片的设计网表,设计人员通过提取高层描述并分析关键逻辑可以判断设计功能是否被篡改。然而,逆向网表的可读性差,其数据路径和控制逻辑混杂在一起,难以快速、准确地抽象出高层描述。文中将该问题等价定义为网表路径结构分类问题,并提出一种基于图神经网络的高效状态寄存器识别算法。首先对网表预处理,消除工艺库的差异并降低建模复杂度;其次将网表建模为有向图,并提取其中每个寄存器的路径结构;然后将路径结构输入到构建好的图神经网络模型中,为每个寄存器生成相应的特征;最后对嵌入的特征进行聚类,将寄存器分为状态寄存器和控制寄存器。实验结果证明,该算法可以在百万门级网表上正确运行,其平均识别准确率达到约88.37%,相较于现有算法,在识别精度、运行速度、可迁移性等方面均有提升。

具有光学可及的确定性电子核自旋寄存器的金刚石纳米光子界面研究

近日,英国剑桥大学Mete Atature及其研究小组与美国麻省理工学院的Dirk Englund等人合作并取得一项新进展。经过不懈努力,他们对具有光学可及的确定性电子核自旋寄存器的金刚石纳米光子界面进行研究。相关研究成果已于2023年11月13日在国际知名学术期刊《自然—光子学》上发表。

一种寄存器自动化验证方法

随着芯片功能的不断增加,芯片中寄存器数量日趋庞大,寄存器的属性也日趋复杂,寄存器验证的完备性和高效性成为验证人员迫切需要解决的问题。本文介绍一种寄存器自动化验证方法,只需要提供寄存器的规格文档,极少的人工参与,即可自动生成验证寄存器的仿真验证激励及相应说明文档。对于特殊功能的寄存器或寄存器位,会生成特殊寄存器报告,验证人员根据该报告对特殊寄存器加以补充验证,从而让寄存器的验证更完备。

AFC系统终端设备寄存器的算法和应用

自动售检票系统为城市轨道交通提供售检票服务,在不同的城市售检票在寄存器数据标准设计上要求不尽相同,因此本文从AFC系统终端设备寄存器数据统计的多样化需求入手,自主研发一套全量寄存器统计,这样在面对不同的城市多样化数据类型需求时,可以通过数据灵活配置的方式适应项目多样化的需求,这样极大的减少了开发的时间成本,灵活性的配置方式适用所有项目。

面向序列密码的非线性反馈移位寄存器可重构并行化设计

基于序列密码的非线性反馈移位寄存器,将可重构技术与并行化处理相融合,提出了一种非线性反馈移位寄存器的可重构并行化架构.结果表明:可重构并行化架构能够灵活重构任意结构的非线性反馈移位寄存器;并行化思想能够支持在一个时钟周期完成对非线性反馈移位寄存器的并行更新;在0.18μm的互补金属氧化物半导体(CMOS)工艺中,其核心工作频率能够达到172MHz,针对256级的线性反馈移位寄存器,当并行度选取为32时,其吞吐率能够达到5.5Gb/s.

动态二进制翻译中全寄存器直接映射方法

二进制翻译是不同体系结构之间软件移植的重要手段。体系结构和硬件环境上的差别,可以通过二进制翻译系统来弥补,在翻译过程中往往使用多条本地指令模拟一条目标指令,翻译代码规模随之显著增加,从而导致被翻译程序的执行效率下降。寄存器作为处理器和内存交换信息的重要存储部件,寄存器的模拟器方式对于程序的性能有着至关重要的影响。为了提高特定平台翻译后代码的执行效率,提出了在动态二进制翻译机制中使用全部寄存器直接映射方法,详细分析了二进制翻译中的上下文切换原理和寄存器访问范围,为异构平台之间寄存器直接映射提供方法指导。利用QEMU模拟器,把x86架构的8个通用寄存器全部的直接映射到MIPS架构的对应寄存器,在此基础上,进行大量的指令翻译规则的简化。实验数据表明,该方法可以有效简化指令翻译,降低代码膨胀率,使得SPEC CINT 2000测试程序在龙芯CPU上翻译后代码运行时间下降了30%-40%。

多端口高速通用寄存器文件设计优化

文章介绍了采用0.13!m、1.2V工艺实现的600MHz、144×65位、20端口(8写12读)通用寄存器文件。在设计中采用了分体、单端读写、端口共享和预充敏感放大等技术,达到了高速和高密度的双重目标,满足了X高性能微处理器的性能要求。

线性和非线性寄存器系统的并行化技术

并行化技术可降低电路工作速率、延时和功耗 ,广泛应用于通信处理中 .对线性寄存器系统 ,通过对系统状态方程和输出方程的讨论提出一般性的 (1,N)并行化方法 ,其对任意并行路数N均有统一计算方法 ;并对某些情况下的 (M ,N)并行提出一种新实现方法 .对非线性寄存器系统 ,给出其定义 ,对其状态转移进行线性化 ,提出线性化矩阵法的并行方法 ;并对其特例———非线性移位寄存器的并行化提出推广延时因子法 .

基于敏感寄存器替换的电路软错误率与开销最优化

随着集成电路的发展,逻辑电路对放射性粒子引起的软错误越来越敏感.现有的电路加固技术通常会带来较大的面积开销.综合考虑电路的软错误率和面积开销,提出一种新的电路加固评估指标FAP,并提出基于贪婪算法的寄存器替换技术,通过将电路的部分敏感寄存器替换为冗余寄存器来免疫电路中的软错误.针对贪婪算法有时不能达到可靠性和开销整体最优的局限,进一步提出可靠性-开销最优的启发式替换算法.实验结果表明,基于贪婪算法的寄存器替换技术只需50%的面积开销就可降低90%的电路软错误率;而可靠性-开销最优的启发式替换算法只需45%左右的面积开销,电路软错误率就降低达90%以上.与其他已有技术相比,电路软错误免疫技术在可靠性和面积开销间达到了更好的折中.

二进制翻译中动静结合的寄存器分配优化方法

针对二进制翻译器QEMU(quick emulator)在寄存器映射时未考虑基本块之间以及循环体之间对寄存器需求的差异,造成不必要的寄存器溢出而导致的冗余访存开销问题,引入全局寄存器静态映射和局部寄存器动态分配思想,提出高效的基于优先级的动静结合寄存器映射优化算法.该算法首先基于源平台不同寄存器使用的统计特征和各变量的生命周期,静态进行全局寄存器映射;然后依据中间表示与源平台寄存器之间的映射关系,获取基本块中间指令需求寄存器次数并排序确定寄存器分配的优先级;之后依据优先级顺序动态进行寄存器分配,从而减少寄存器溢出次数,降低生成的本地代码的膨胀率以及访存次数,提高目标程序性能.对NBENCH、典型的递归程序和SPEC2006的测试表明:该算法有效地减少了本地代码的访存次数,提高了程序性能,平均比优化前性能分别提升了8.67%, 8.25%, 8.10%.

中子多重性移位寄存器功能模拟实现

从中子符合计数电路传统移位寄存器出发,深入研究了中子多重性移位寄存器(MSR)的基本工作原理和主要参数。在此基础上,利用计算机编程模拟多重性移位寄存器的功能,对数字中子脉冲序列进行分析,输出中子计数的真符合和偶然符合。输出数据后处理结果与预置值偏差较小,说明模拟方法有效可行。