一种密码专用可编程逻辑阵列的分组密码能效模型及其映射算法

密码专用可编程逻辑阵列(CSPLA)是一种数据流驱动的密码处理结构,该文针对不同规模的阵列结构和密码算法映射实现能效关系的问题,首先以CSPLA的特定硬件结构为基础,以分组密码的高能效实现为切入点,建立基于该结构的分组密码算法映射能效模型并分析影响能效的相关因素,然后进一步根据阵列结构上算法映射的基本过程提出映射算法,最后选取几种典型的分组密码算法分别在不同规模的阵列进行映射实验。结果表明越大的规模并不一定能够带来越高的能效,为取得映射的最佳能效,阵列的规模参数应当与具体的硬件资源限制和密码算法运算需求相匹配,C S P L A规模为4×4~4×6时映射取得最优能效,A E S算法最优能效为33.68 Mbps/mW,对比其它密码处理结构,CSPLA具有较优的能效特性。

面向密码逻辑阵列的可编程控制网络设计与实现

为解决粗粒度密码逻辑阵列控制开销大、控制效率低的问题,在研究主流阵列处理架构下三层控制模型的基础上,提出了一种阵列的四层控制模型,并设计了对应的可编程控制网络。在规模为4×4的可编程控制网络上实现了对AES、A5-1等对称算法的控制流映射。在65 nm CMOS工艺下,DC综合结果显示总面积为13 712μm^2,折合等效与非门数0.95万,占阵列面积0.37%。映射AES和A5-1控制流最高频率分别为1 389 MHz和1 190 MHz,达到面积小、速度快的应用需求。将四层控制模型与三层控制模型进行六个不同性能对比,前者整体性能远超后者,且能满足任意网络互连结构阵列的高效控制需求。

现场可编程门阵列的结构与设计

现场可编程门阵列(FPGA——Field Programmable Gate Array)是上世纪80年代未发展起来的新型大规模集成逻辑嚣件它采用高级计算机辅助设计技术进行器件的开发与设计。

可编程系统芯片(SOPC)发展策略

深亚微米技术和超深亚微米技术的发展使电子工业正在向可编程系统芯片(SOPC)设计转移,针对SOPC全新的设计流程,本文提出了基于IP的SOPC设计集成平台概念和设计策略,以及基于FPGA/CPLD的SOPC实现方案。

可编程器件应用中应注意的问题

随着可编程器件生产和应用技术的发展 ,可编程器件在专用嵌入式计算机系统中得到越来越广泛的应用 ,可编程器件因其自身的特点 ,在提高系统的可靠性和系统的保密性 ,简化系统设计并缩短研制周期等方面正在发挥更大的作用 ,但是因可编程器件与以往的标准逻辑芯片相比有其特殊之处 ,如果没有注意到这些不同点 ,则会给系统的调试和验证工作带来不必要的麻烦。本文结合自己的工作经验 。

可编程器件的选择与应用

可编程器件由于使用方便获得了广泛的应用，本文提出了器件选择与使用中加快开发的要点及自己的经验。

QS系列静噪型通用阵列逻辑(GAL)器件

通用阵列逻辑器件(GAL—Generic ArrayLogic)是可编程逻辑器件(PLD—Programmable Loigic Devices)中主要的一类,其内部结构工作原理、优点及广阔的应用前景,在贵刊1993年第2期已有文章详细介绍.但是,在高速、高转换速率(slew rate)的设备中使用CMOS GAL来代换多种双极型PAL器件时,

基于树的异构现场可编程逻辑阵列的总体结构应用的特定探索及优化

由于现场可编程门阵列（FPGA）的通用性和可编程性使得它们成为实现数字电路的受欢迎的选择。但是，由于FPGA与它对应的应用专用集成电路（ASIC）相比，体积大，速度慢，功耗高，不适用于要求高密度、高性能和低功耗的应用。这本专著的主旨是对FPGA加以改进。

基于SOPC的RSA密码芯片设计

为了提高RSA密码算法在密码芯片上的实现性能,基于SOPC技术设计了一款RSA密码芯片,完成了NIOS II的软硬件协同设计。该硬件系统由处理器、存储模块和自定义指令3部分组成,其关键的模乘模块采用改进的模乘算法和交叉存取设计方案设计实现,显著提高了系统性能。整体设计在ALTERA的CYCLONEII器件上进行了验证与测试,并进行了逻辑综合及布局布线。与传统的RSA密码芯片设计相比,该芯片系统灵活性高,资源占用少。

基于FPGA的数字密码锁

本文介绍了一种以FPGA为基础的数字密码锁。采用自顶向下的数字系统设计方法 ,将数字密码锁系统分解为若干子系统,并且进一步细划为若干模块,然后用硬件描述语言VHDL来设计这些模块,同时进行硬件测试。测试结果表明该数字密码锁能够校验10位十进制数字密码,且可以预置密码,设有断电保护装置,解码有效指示等相应功能。

领域专用低延迟高带宽TCP/IP卸载引擎设计与实现

针对量化高频交易应用场景对数据传输低延迟高带宽的需求,定制一种领域专用的TCP/IP协议栈,并将其卸载到专用硬件加速模块上。采用模块化设计实现专用硬件逻辑,并与FAST协议硬件加速模块共同构成完整的低延迟高带宽高频交易系统。通过调整最大报文长度,实现64 Byte数据对齐,提升内核与高带宽内存(HBM)间的读写速率,并对内存结构进行优化,实现主机端与HBM间的4通道并行读写管理。对各功能模块进行数据流优化,最终构建全流水线架构。模块间统一使用AXI4-Stream接口连接,并绕过内存进行数据传输,实现传输性能的提升。实验结果表明,TCP/IP卸载引擎在Xilinx Alevo U50数据中心加速卡上可获得38.28 Gb/s的网络吞吐率,基础网络通信穿刺延迟最低为468.4 ns,在叠加FAST解码协议后延迟为677.9 ns,与传统软件处理网络堆栈(Intel i9-9900x+9802BF)的方式相比,TCP/IP引擎的吞吐率提升1倍,延迟降低为1/12,且延迟稳定,波动范围在10 ns左右,在满足量化高频交易场景需要的同时,有效减轻了CPU的负载。

Geffe流密码分析与实现

以非线性组合函数和线性反馈移位寄存器为基础,利用可编程逻辑门阵列进行Geffe流密码设计,并在实验中实现。该密码既能满足密码学领域对密钥序列的高质量要求,又能满足保密通信领域高速度要求。

关于在脉冲与数字电路教材中引入PLD的意见

关于在脉冲与数字电路教材中引入ＰＬＤ的意见张有志ＰＬＤ（可编程逻辑器件）是当个国际上流行的最新一代数字逻辑器件。在国外，它已获得了广泛应用：在国内，近年来已在某些领域开始应用。然而，要不要将其引入到脉冲与数字电路教材之中，引入到什么程度，采用什么方式...

紧凑的Aigis-sig数字签名方案软硬件协同实现方法

基于理想格构造的Aigis-sig数字签名方案具有实现效率高、签名长度短、抗量子攻击等优势。针对Aigis-sig方案,构造了一种改进的模乘计算元件,设计了一种基于快速数论变换(NTT)算法实现环上多项式运算的紧凑硬件架构;同时以此架构为基础,提出了Aigis-sig数字签名方案的FPGA软硬件协同实现方法。实验表明,在Xilinx Zynq-7000 SoC平台上,CPU频率和硬件频率分别设置为666.66 MHz和150 MHz时,该实现方案相较于纯软件实现,签名阶段和验签阶段分别取得约26%和17%的性能提升。

FPGA技术的应用与发展趋势

现场可编程门阵列FPGA是80年代末发展起来的新型大规模集成逻辑器件,它采用高级计算机辅助设计技术进行器件的开发与设计,其优越性大大超过普通TTL集成门,具有速度快、功耗低、功能强,可反复使用等特点。本文重点介绍FPGA的基本组成原理和特点,通过对FPGA的设计流程进行探讨,说明了FPGA的常见技术应用方式,最后说明了FPGA技术的发展趋势。

硬件辅助验证产品解读之FPGA开发板vs原型验证系统

在阅读本文之前,读者可以对FPGA芯片的基本含义及原理做基本的了解。FPGA的全称为Field Programmable Gate Array(现场可编程门阵列),属于专用集成电路中的一种半定制电路,是可编程的逻辑阵列。FPGA的基本结构包括可编程输入输出单元、基本可编程逻辑单元、数字时钟管理模块、嵌入式块RAM、丰富的布线资源、内嵌专用硬核,以及底层内嵌功能单元。

基于FGPA的数字密码锁

采用VHDL硬件描述语言,以自顶向下的设计方法,在QuartusⅡ 9.1的开发环境下,设计了基于FPGA的数字密码锁。并选用ALTERA公司Cylone Ⅱ系列的EP2C35F672C8芯片为其硬件条件,验证了其功能及可靠性。结果表明,本设计高效、稳定、可靠!

其它集成电路

0605809 APDL-2低功率绝热可编程逻辑阵列=Low power adi- abatic programmable logic array with APDL-2[刊,英]/ W．J．Yang,Y．Zhou and K．T．Lau(Singapore)//Elec- tronics Letters．-2003,39(21)．