RSA密码协处理器的实现

密码协处理器的面积过大和速度较慢制约了公钥密码体制RSA在智能卡中的应用 .文中对Montgomery模乘算法进行了分析和改进 ,提出了一种新的适合于智能卡应用的高基模乘器结构 .由于密码协处理器采用两个 3 2位乘法器的并行流水结构 ,这与心动阵列结构相比它有效地降低了芯片的面积和模乘的时钟数 ,从而可在智能卡中实现RSA的数字签名与认证 .实验表明 :在基于 0 3 5 μmTSMC标准单元库工艺下 ,密码协处理器执行一次 10 2 4位模乘需12 16个时钟周期 ,芯片设计面积为 3 8k门 .在 5MHz的时钟频率下 ,加密 10 2 4位的明文平均仅需 3 74ms.该设计与同类设计相比具有最小的模乘运算时钟周期数 ,并使芯片的面积降低了 1/ 3 .这个指标优于当今电子商务的密码协处理器 ,适合于智能卡应用 .

密码协处理器指令级并行编译研究

立足于处理器体系结构的研究,结合可重构设计技术以确保密码处理的灵活性是密码协处理器研究的重要方法,其中如何提升密码协处理器的性能是至关重要的问题。基于VLIW体系结构以及可重构设计技术,设计专用指令密码协处理器。编译器作为密码协处理器的重要组成部分,重点研究了密码协处理器指令级并行编译技术,通过提高指令级并行度来提升密码协处理器的性能。

可重构密码协处理器的组成与结构

文章提出了一些关于可重构密码协处理器的组成与结构的设计思想和方法。可重构密码协处理器组成与结构是指可重构密码协处理器的组成模块及其相互之间的连接网络。可重构密码协处理器组成与结构的设计直接影响到可重构密码协处理器的性能,因此是可重构密码协处理器设计中的一个关键问题。

低成本的密钥长度可配置RSA密码协处理器VLSI设计

采用基于字运算的高基Montgomery模乘算法,并且应用了改进的流水线组织结构,以较小的硬件开销实现了一个密钥长度最高可达2048bits、速度面积比性能很高的RSA密码协处理器.VLSI实现结果显示:不包含存储器的核心电路规模仅相当于18000等效门;基于0.25μmCMOS工艺,在180MHz的时钟频率下,1024bits的RSA加密速率可达28Kbps.该RSA密码协处理器非常适合于如智能IC卡等面积局限性高、成本敏感的产品中.

基于可信计算应用的双域椭圆曲线密码协处理器研究与实现

为了增强可信计算应用中可信平台模块(Trusted Platform Module,TPM)的安全性,设计并实现了支持双有限域的椭圆曲线密码协处理器.核心点乘运算采用倍点-点加算法,既减小了芯片的面积又保证了运算速度;通过对移位寄存器的复用,以及结合相乘和约减过程,大幅改善模乘算法的运算效率;将模逆算法中计算(x^-1)modp改进为(y*x^-1)modp,减少了逆运算后的额外模乘运算,降低了实现的复杂度.利用SystemC对算法进行建模,并与RTL电路相配合进行自动仿真,验证了改进算法电路的正确性,提高验证效率并大大减少研发周期.

基于密码协处理器的信息安全系统架构设计

阐述密码技术的应用,这是保障数据安全的重要手段。密码协处理器提供芯片级的密码技术应用方案,相比传统服务器密码机的密码硬件设备,具有性能与安全方面的优势。为了保障密码计算和密钥使用安全,需要设计一套基于密码协处理器的密码应用模型,并规划密钥的使用规则。基于密码协处理器,探讨一种新的密码应用架构的设计,它更安全、更有效地提供密码服务和管理密钥,从而应用最新的密码学技术,实现密码协处理器的安全特性。

基于重构密码协处理器的可信计算系统的设计和实现

基于可重构密码芯片,设计了一种可信计算系统,为操作系统中的数据提供增强保护以防止敌手的攻击,保证敏感应用在受协处理器保护的环境中运行。重点介绍了可重构密码协处理器的硬件结构,分析了密码协处理器的密码算法可重构原理和实现流程,为进一步研究可供商业应用的可重构密码芯片奠定了基础。

微科公司正式提供RSA/ECC二合一密码算法协处理器芯片技术授权

专业集成电路设计公司上海微科集成电路2004年12月15日宣布开发成功RSA／ECC二合一密码算法协处理器芯片。该芯片可以完成RSA，ECC两种算法，可以根据用户的要求选择密码系统的参数与密钥，可以自由选择用户工作的曲线，最多可完成256-Bit的ECC和1024-Bit的RSA运算(用户可选择扩展RSA至2048Bit)。该芯片采用SMIC0．25μm的工艺，在系统日寸钟40MHz日寸，每秒可完成至少6次RSA加密运算和100次ECC点乘运算，该芯片符合AMBA AHB Slave的接口规范。

一种高性能低功耗的密码SoC平台

针对密码片上系统(SoC)平台适用性不高的问题,设计实现一种高性能低功耗的密码SoC平台。集成自主设计的密码协处理器单元,支持多种密码算法,设计自适应门控单元,实时调整时钟状态,提供多种高低速通信接口,以完成对外数据交换。实验结果表明,该平台能完成多种密码操作,具有较低的功耗和较高的数据吞吐率。

通用FPGA实验系统的设计与应用

阐述了一种FPGA实验系统的设计思想并较为详细地介绍了PCI接口的开发。实验系统以FPGA为核心,可通过PCI、USB、串行以及网络接口和计算机交换数据。可作为逻辑分析仪、密码协处理器使用,也可用于信息安全、IC设计、嵌入式操作系统等有关的研究、开发和实验。

一款基于APA300的创新型FPGA实验板

基于Actel公司Flash型FPGA芯片APA300设计并实现一款创新型FPGA实验板。该实验板包括2片互通的APA300、丰富的外围设备和常用外部设备端口,还提供与外部电路连接的扩展接口,能够开展多种创新性实验,并可作为科学预研的平台。在详细介绍了实验板各部分的实现原理和电路连接图后,给出了实验板的两个典型创新性实验示例:协处理器密码机和MP3播放器。