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VLSI塑料封装失效分析与控制方法研究 被引量:1
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作者 焦慧芳 贾新章 王群勇 《固体电子学研究与进展》 CAS CSCD 北大核心 2005年第4期564-568,共5页
塑封VLSI由于其固有的弱点,在应用过程中封装失效成为其重要的失效模式之一。通过大量的塑封VLSI失效分析实践,针对VLSI塑料封装失效,进行了快速定位技术的研究,总结出一套简化的失效分析程序。同时从引起塑封VLSI封装失效的根本原因入... 塑封VLSI由于其固有的弱点,在应用过程中封装失效成为其重要的失效模式之一。通过大量的塑封VLSI失效分析实践,针对VLSI塑料封装失效,进行了快速定位技术的研究,总结出一套简化的失效分析程序。同时从引起塑封VLSI封装失效的根本原因入手,探讨了避免塑封VLSI封装失效的控制方法。 展开更多
关键词 塑封超大规模集成电路 封装失效 失效分析与控制
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空封集成电路封装失效案例解析 被引量:2
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作者 范士海 冯慧 《环境技术》 2021年第5期149-154,共6页
本文通过典型失效分析案例的介绍,结合空封集成电路的后道工序工艺制程,总结了器件封装失效各种失效模式,包括键合失效、芯片安装失效、管壳封装失效等;进而对各种失效模式的失效机理进行了详细阐述。
关键词 空封集成电路 封装失效 失效机理 失效分析
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温度循环应力下模拟IC封装失效的加速退化研究 被引量:1
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作者 李涛 吴兆希 《电子产品可靠性与环境试验》 2019年第4期11-14,共4页
针对模拟集成电路在温度循环应力下的封装退化过程进行了研究。设计了对应的加速退化试验,并根据其加速应力模型拟合分析了试验数据,得到了加速退化方程,推算出了日常应用条件下器件的贮存寿命。
关键词 模拟集成电路 温度循环应力 封装失效 加速退化试验
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塑封功率器件封装失效分析技术研究
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作者 张金彪 王蓬 《无线互联科技》 2017年第14期99-100,共2页
功率器件是工业生产中一类重要的基础器件,其质量及可靠性水平深受广大学者关注。文章通过对功率器件封装形式、失效诱因及国内外专家学者对功率器件塑封封装失效的研究进展进行总结,希望能够为相关分析研究提供参照。
关键词 功率器件 封装失效 研究进展
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功率器件封装失效分析及其研究进展 被引量:3
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作者 洪彬 胡菊 +3 位作者 吕顺雅 刘清 侯静 王红美 《热固性树脂》 CAS CSCD 北大核心 2017年第1期66-70,共5页
针对目前塑封功率器件中封装失效研究的现状,概述了封装失效问题愈发严重的原因及其危害,分别从试验研究和建模仿真研究2个方面指出环境因素对环氧树脂等有机封装材料的特性和封装器件的可靠性影响显著,阐述了塑封功率器件中封装失效与... 针对目前塑封功率器件中封装失效研究的现状,概述了封装失效问题愈发严重的原因及其危害,分别从试验研究和建模仿真研究2个方面指出环境因素对环氧树脂等有机封装材料的特性和封装器件的可靠性影响显著,阐述了塑封功率器件中封装失效与环境因素之间的作用关系,并分析了封装失效过程及失效机理。基于上述分析,总结各种研究方法存在的优势与弊端以及目前研究工作中存在的疏漏。最后,对封装失效的后续深入研究工作提出了展望与期许。 展开更多
关键词 环氧树脂 塑封功率器件 封装失效 试验研究 建模仿真 环境因素
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集成电路封装级失效及其定位 被引量:5
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作者 张蓬鹤 陈选龙 +2 位作者 刘丽媛 林道谭 何胜宗 《半导体技术》 CAS CSCD 北大核心 2015年第6期455-459,477,共6页
失效分析中有许多类型的封装级失效。由于封装材料限制或者无损检测要求,无法从外观直接观察到失效点,需要借助于设备进行失效定位才能快速、准确地进行分析。总结了集成电路封装级失效的几种常见失效机理和失效原因,提出三种有效的分... 失效分析中有许多类型的封装级失效。由于封装材料限制或者无损检测要求,无法从外观直接观察到失效点,需要借助于设备进行失效定位才能快速、准确地进行分析。总结了集成电路封装级失效的几种常见失效机理和失效原因,提出三种有效的分析手段和分析方法进行失效定位:X射线检测、超声扫描声学显微镜以及热激光激发光致电阻变化(OBIRCH)技术,分别用于元器件结构观察、不同材料界面特性分析和键合损伤位置定位。从倒装芯片封装、陶瓷封装、塑料封装和金铝键合短路四个失效分析的实际案例出发,阐明三种封装级失效定位手段应用的领域、特点和局限性。结果表明在封装级失效中,通孔断裂开路、焊料桥连短路、键合损伤和界面分层等缺陷能够准确地被定位进而分析。 展开更多
关键词 集成电路 封装失效 光致电阻变化(OBIRCH) 失效分析 失效定位 扫描声学显微镜 ( SAM)
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高机械冲击应力下集成电路金属封装一种失效模式分析 被引量:5
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作者 张君利 苏杨 +1 位作者 李波 刘海亮 《电子与封装》 2019年第7期4-6,12,共4页
对某集成电路在高机械冲击过载(冲击加速度为8000g^10000g、冲击脉冲宽度为2.5ms)时出现的金属封装引脚失效进行了分析。采用Proe软件建模和ANSYS结构力学软件对失效机理进行了仿真验证。根据失效机理,优化了环氧灌封工艺方法,使集成电... 对某集成电路在高机械冲击过载(冲击加速度为8000g^10000g、冲击脉冲宽度为2.5ms)时出现的金属封装引脚失效进行了分析。采用Proe软件建模和ANSYS结构力学软件对失效机理进行了仿真验证。根据失效机理,优化了环氧灌封工艺方法,使集成电路与其安装PCB及结构框架达到良好的一体化结构,解决了失效问题。 展开更多
关键词 集成电路 高机械冲击过载 机械应力 封装失效 灌封
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厚膜组装VDMOS在功率循环下的失效特征和机理
8
作者 汪张超 江国栋 +1 位作者 吕红杰 何超 《电子质量》 2020年第5期35-40,共6页
该文以厚膜组装VDMOS为对象进行功率循环试验,采用X射线、切金相剖面分析和热阻分析等方法对试验后样品进行了对比。分析厚膜组装各封装界面随时间的退化的特征,并分析了其退化机理。其次利用有限元分析法计算模块中各部分温度分布情况... 该文以厚膜组装VDMOS为对象进行功率循环试验,采用X射线、切金相剖面分析和热阻分析等方法对试验后样品进行了对比。分析厚膜组装各封装界面随时间的退化的特征,并分析了其退化机理。其次利用有限元分析法计算模块中各部分温度分布情况,最后结合Coffin-Manson关系外推不同温度变化条件下的循环次数。 展开更多
关键词 厚膜组装 封装失效 功率循环 失效机理分析 VDMOS
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基于剥离应力判据的电子封装分层改善的有限元仿真及其工程应用
9
作者 黄卫东 金剑 +3 位作者 吴畏 吴兴诚 董美丹 胡家富 《中国集成电路》 2020年第11期72-77,共6页
本文提出剥离应力判据用于电子封装分层改善的有限元仿真,分析了两个在量产中出现的封装分层案例,通过有限元仿真结合该判据提出分层改善方案,即两个案例中分别调整铝线键合点间距和框架表面增加沟槽,最终使分层问题得以解决。本公司基... 本文提出剥离应力判据用于电子封装分层改善的有限元仿真,分析了两个在量产中出现的封装分层案例,通过有限元仿真结合该判据提出分层改善方案,即两个案例中分别调整铝线键合点间距和框架表面增加沟槽,最终使分层问题得以解决。本公司基于该判据的众多实际应用案例已经表明,该方法对于封装分层改善有明显效果,正做进一步的验证推行。 展开更多
关键词 分层 封装失效 剥离应力 有限元仿真
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功率MOSFET寿命模型综述 被引量:4
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作者 查晓明 刘悦遐 +1 位作者 黄萌 刘懿 《电源学报》 CSCD 2016年第6期108-121,共14页
MOSFET是实现电力电子装置功能的核心器件,但其寿命短是制约电力电子系统可靠性的关键因素。由老化造成的MOSFET失效分为封装失效和参数漂移失效,前者由MOSFET制造工艺及材料导致的缺陷在工作环境中恶化而产生,后者为器件在使用过程中... MOSFET是实现电力电子装置功能的核心器件,但其寿命短是制约电力电子系统可靠性的关键因素。由老化造成的MOSFET失效分为封装失效和参数漂移失效,前者由MOSFET制造工艺及材料导致的缺陷在工作环境中恶化而产生,后者为器件在使用过程中其内部微观退化机制在宏观参数的体现。对目前已有的MOSFET寿命相关的研究成果进行总结,分析了MOSFET的各类失效模式,并建立了各类失效模式下MOSFET寿命模型;并进一步总结了各类失效模式下寿命模型的失效判据及其各类寿命预测模型实验验证方法。 展开更多
关键词 MOSFET 寿命模型 封装失效 参数漂移失效
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Drop failure modes of Sn-3.0Ag-0.5Cu solder joints in wafer level chip scale package 被引量:5
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作者 黄明亮 赵宁 +1 位作者 刘爽 何宜谦 《Transactions of Nonferrous Metals Society of China》 SCIE EI CAS CSCD 2016年第6期1663-1669,共7页
To reveal the drop failure modes of the wafer level chip scale packages (WLCSPs) with Sn-3.0Ag-0.5Cu solder joints, board level drop tests were performed according to the JEDEC standard. Six failure modes were iden... To reveal the drop failure modes of the wafer level chip scale packages (WLCSPs) with Sn-3.0Ag-0.5Cu solder joints, board level drop tests were performed according to the JEDEC standard. Six failure modes were identified, i.e., short FR-4 cracks and complete FR-4 cracks at the printing circuit board (PCB) side, split between redistribution layer (RDL) and Cu under bump metallization (UBM), RDL fracture, bulk cracks and partial bulk and intermetallic compound (IMC) cracks at the chip side. For the outmost solder joints, complete FR-4 cracks tended to occur, due to large deformation of PCB and low strength of FR-4 dielectric layer. The formation of complete FR-4 cracks largely absorbed the impact energy, resulting in the absence of other failure modes. For the inner solder joints, the absorption of impact energy by the short FR-4 cracks was limited, resulting in other failure modes at the chip side. 展开更多
关键词 Sn-3.0Ag-0.5Cu wafer level chip scale package solder joint drop failure mode
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互连、布线、隔离、封装与装架工艺、表面安装工艺
12
《电子科技文摘》 2006年第4期34-35,共1页
关键词 布线 封装失效 表面安装工艺 VLSI
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