嵌入式操作系统封装层的设计与实现

文中对嵌入式操作系统封装的必要性作了较详细地论述,并以商用嵌入式操作系统VxWorks对通信类产品的封装为例对封装层的设计与实现进行了探讨。

嵌入式操作系统封装层中内存管理封装的设计

在嵌入式系统开发中,对于系统采用不同的嵌入式操作系统,应用程序应具有较高的可移植性和可靠性,文中介绍了有关嵌入式操作系统封装层中的内容,并以商用嵌入式操作系统VxWorks为例,通过对嵌入式操作系统中内存块数据结构处理,来对VxWorks操作系统封装层中的内存管理部分,包括内存分配、内存释放以及内存访问越界处理3个方面进行了封装设计。应用结果表明,该方法能够较好的提高应用程序针对采用不同操作系统时的可移植性、可靠性。

加封装层的V形无芯片标签的识别

本文研究了加封装层的V形无芯片标签的散射特性及其识别方法.考虑了封装层对标签识别的影响,改进了识别公式;分别研究了封装层的厚度和介电常数不同时标签的散射场及识别,并将其与改进前的识别结果进行了对比.仿真结果表明:改进后的公式提高了识别精度,识别误差均在2°以内,且封装层厚度和介电常数越小识别越准确.为了验证仿真结果,对120°封装标签进行了实验测量.结果表明测量结果与仿真结果相吻合.

芯片叠层封装的失效分析和热应力模拟

通过高温高湿加速实验对双芯片叠层封装器件的失效进行了研究,观察到存在塑封料与上层芯片、BT基板与塑封料或贴片胶的界面分层和下层芯片裂纹等失效模式.结合有限元分析对器件内热应力分布进行了计算模拟,分析了芯片裂纹的失效机理,并从材料性能和器件结构角度讨论了改善叠层封装器件可靠性的方法.

多层封装结构中的电阻计算

本文介绍了一种结合矩量法的边界元分析法，用于计算多层封装结构中，具有任意边界形状的均匀导体平面上各接触点之间的等效电阻网络。

叠层芯片封装元件热应力分析及焊点寿命预测

研究了温度循环载荷下叠层芯片封装元件(SCSP)的热应力分布情况,建立了SCSP的有限元模型。采用修正后的Coffin-Masson公式,计算了SCSP焊点的热疲劳寿命。结果表明:多层芯片间存在热应力差异。其中顶部与底部芯片的热应力高于中间的隔离芯片。并且由于环氧模塑封材料、芯片之间的热膨胀系数失配,芯片热应力集中区域有发生脱层开裂的可能性。SCSP的焊点热疲劳寿命模拟值为1 052个循环周,低于单芯片封装元件的焊点热疲劳寿命(2 656个循环周)。

先进的叠层式3D封装技术及其应用前景

采用叠层3D封装技术将使芯片所包含晶体管数目成倍的增加,它不但具有体积小、性能高、功耗低等优点,而且拥有无可比拟的封装效率。对其叠层3D封装的发展趋势、技术特点、技术优势、散热问题以及应用前景等几个方面进行了探讨。

应用有限元法计算集成电路多层封装结构中的电阻

文章应用有限元方法计算集成电路多层封装结构中,具有任意边界形状的均匀导体平面上各接触点之间的等效电阻网络。

功率载荷下叠层芯片封装的热应力分析和优化

应用有限元分析软件ANSYS,模拟功率载荷下叠层芯片封装中芯片温度和应力分布情况,得出芯片的温度、应力与材料厚度、热膨胀系数之间的关系,根据分析,对模型进行了优化。优化后的模型最高温度下降了3．613 K,最大应力下降了33．4％,最大剪应力下降了45．9％。

超薄叠层芯片尺寸封装(UT-SCSP)

本文介绍了最新的超薄叠层芯片尺寸封装(UT-SCSP),它是CSP封装与叠层封装相结合的产物。 它特别适用于高密度内存产品。

3D叠层封装集成电路的芯片分离技术

3D叠层封装是高性能器件的一种重要的封装形式,其鲜明的特点为器件的物理分析带来了新的挑战。介绍了一种以微米级区域研磨法为主、化学腐蚀法为辅的芯片分离技术,包括制样方法及技术流程,并给出了实际的应用案例。该技术实现了3D叠层芯片封装器件内部多层芯片的逐层暴露及非顶层芯片中缺陷的物理观察分析,有助于确定最终的失效原因,防止失效的重复出现,对于提高集成度高、容量大的器件的可靠性具有重要的意义。

多个叠层芯片封装技术

叠层芯片封装在与单芯片具有的相同的轨迹范围之内,有效地增大了电子器件的功能性, 提高了电子器件的性能。这一技术已成为很多半导体公司所采用的最流行的封装技术。文章简要叙述了叠层芯片封装技术的趋势、圆片减薄技术、丝焊技术及模塑技术。

潮湿环境下三层封装器件的湿气扩散分析

以三层封装器件为对象,利用ANSYS软件对不同湿度环境下,湿气在器件封装中的扩散行为,以及经过干燥处理后,湿气的残余现象进行分析,以期获得湿气对器件可靠性的影响,从而为提高整体性能研究提供依据。

叠层封装技术

首先介绍叠层封装技术的发展现状及最新发展趋势,然后采用最传统的两层叠层封装结构进行分析,包括描述两层叠层封装的基本结构和细化两层叠层封装技术的SMT组装工艺流程。最后重点介绍了目前国际上存在并投入使用的六类主要的叠层封装方式范例,同时进一步分析了叠层封装中出现的翘曲现象以及温度对翘曲现象的影响。分析结果表明:由于材料属性不同会引起正负两种翘曲现象;从室温升高到150℃左右的时候易发生正变形的翘曲现象,在150℃升高至260℃的回流焊温度过程中多发生负变形的翘曲现象。

未来微处理器的封装技术——新型无凸点叠层封装

无凸点叠层(BBUL)封装技术是Intel公司研制出的1种新型封装技术,用以满足未来微处理器封装技术的要求。这种BBUL封装技术具有巨大的优越性,它免除了大多数高性能的倒装芯片所用的大量焊料凸点和互连,使环路电感量小、热机械应力小,不但减小芯片连接的寄生效应,而且提高了微处理器芯片的效率。此外,该封装的体积比传统封装更小、更轻,使多芯片之间的互连更为紧密。特别适合于高引出端的电子类及光电子产品,如逻辑单元、存储器、射频器件以及微型机电一体化系统。本文主要从其发展背景、工艺及特性方面阐述这种新型BBUL封装技术,最后提出一些建议。

潮湿扩散及湿热应力对叠层封装件可靠性影响

利用MARC软件，通过模拟实验分析了潮湿扩散及湿热应力对叠层封装器件可靠性的影响，对30℃，RH60％，192h条件下预置吸潮到后面的无铅回流焊解吸潮过程进行了有限元仿真；对85℃，RH85％，168h条件下元件内不同界面的潮湿扩散进行分析，得出潮湿扩散对界面的影响规律。使用一种湿热耦合方法计算湿热合成应力并与单纯热应力进行了对比。结果表明：最大湿热应力和热应力一样总是出现在项部芯片与隔离片相交的区域，其数值是单纯热应力数值的1.3-1.5倍。

功率载荷下叠层芯片封装热应力分析

应用有限元分析软件ANSYS,模拟功率载荷下叠层芯片封装中各层的温度和应力分布.分析结果表明,下层芯片最高温度、最大等效应力和剪应力分别为412.088 K,143 MPa,65.4 MPa,下层芯片的边角处应力和剪应力值最大,也是芯片最容易破坏和开裂的位置.

非共面薄膜-基底结构多层封装及延展性分析

为减小柔性电子中非共面薄膜-基底结构因封装而导致的延展性下降,提出一种多层封装结构形式,并对其延展性进行了研究.通过对薄膜上下表面附近采用不同力学特性的聚二甲基硅氧烷(PDMS),形成层状封装结构.在将薄膜及其上下封装层简化为复合梁的拉-弯组合变形问题的基础上,采用有限元法计算了上下封装层的厚度、弹性模量等相关参数对结构整体延展性的影响.计算结果表明:上封装层弹性模量减小、厚度增加有利于改善延展性;下封装层的弹性模量适度高于基本封装材料且厚度合适的情况下可较大幅度提高结构延展性,而若弹性模量过高或厚度过大则可导致延展性的大幅下降.该多层封装结构设计和分析结果对于优化柔性电子器件结构具有参考和指导意义.

3D叠层封装集成电路的缺陷定位方法

三维(3D)叠层封装集成电路是高性能器件的一种重要封装形式,其独特的封装形式为失效定位带来了新的挑战.文中融合实时锁定热成像和X射线探测技术,提出了一种3D叠层封装集成电路缺陷定位方法.该方法首先利用X射线探测技术从器件的正面、侧面获取电路内部结构并成像,进而确定芯片的装配位置及面积、芯片叠层层数、引线键合方式;然后利用锁定热成像技术获得缺陷在封装内部传播的延迟信息及在封装内部xy平面上的信息,通过计算不同频率下的相移来确定叠层封装中缺陷在z轴方向的位置信息.对某型号塑料封装存储器SDRAM中缺陷的定位及对缺陷部位的物理分析表明,锁定热成像与X射线探测技术相结合,可以在不开封的前提下进行3D叠层封装集成电路内部缺陷的定位.

芯片层叠塑料封装的MEMS惯性器件的开封方法

芯片叠层封装是MEMS惯性器件的一种重要封装形式,此类封装的结构特殊性给传统的开封方法带来了极大的困难。提供了一种针对芯片层叠塑料封装MEMS惯性器件的开封技术及其流程,并给出了实际的应用案例。该开封技术综合激光刻蚀法、化学腐蚀法等开封方法,实现了芯片层叠塑料封装MEMS惯性器件中内部结构的逐层开封及暴露,为此类型封装器件的内部目检提供了技术支撑。