期刊文献+
共找到22篇文章
< 1 2 >
每页显示 20 50 100
U波段小数分频锁相环型频率综合器 被引量:2
1
作者 阴亚东 郭桂良 +2 位作者 高海军 杜占坤 陈杰 《固体电子学研究与进展》 CAS CSCD 北大核心 2010年第3期382-386,共5页
使用0.18μm1.8VCMOS工艺实现了U波段小数分频锁相环型频率综合器,除压控振荡器(VCO)的调谐电感和锁相环路的无源滤波器外,其他模块都集成在片内。锁相环采用了带有开关电容阵列(SCA)的LC-VCO实现了宽频范围,使用3阶MASHΔ-Σ调制技术... 使用0.18μm1.8VCMOS工艺实现了U波段小数分频锁相环型频率综合器,除压控振荡器(VCO)的调谐电感和锁相环路的无源滤波器外,其他模块都集成在片内。锁相环采用了带有开关电容阵列(SCA)的LC-VCO实现了宽频范围,使用3阶MASHΔ-Σ调制技术进行噪声整形降低了带内噪声。测试结果表明,频率综合器频率范围达到650~920MHz;波段内偏离中心频率100kHz处的相位噪声为-82dBc/Hz,1MHz处的相位噪声为-121dBc/Hz;最小频率分辨率为15Hz;在1.8V工作电压下,功耗为22mW。 展开更多
关键词 频率综合器 小数分频锁相环 开关切换电容阵列 压控振荡器 Δ-Σ调制器 多级噪声整形技术
下载PDF
S/U双波段小数分频锁相环型频率合成器设计 被引量:1
2
作者 刘永刚 郭桂良 +1 位作者 杜占坤 阎跃鹏 《半导体技术》 CAS CSCD 北大核心 2010年第11期1106-1110,共5页
提出了一种覆盖S/U双波段的小数分频锁相环型频率合成器。该频率合成器采用一种新型多模分频器,与传统的小数分频频率合成器相比具有稳定速度快、工作频率高和频率分辨率高的优点。该锁相环采用了带有开关电容阵列(SCA)的LC-VCO实现... 提出了一种覆盖S/U双波段的小数分频锁相环型频率合成器。该频率合成器采用一种新型多模分频器,与传统的小数分频频率合成器相比具有稳定速度快、工作频率高和频率分辨率高的优点。该锁相环采用了带有开关电容阵列(SCA)的LC-VCO实现了宽频范围,使用3阶MASHΔ-Σ调制技术进行噪声整形,降低了带内噪声。设计基于TSMC 0.25μm 2.5 V 1P5M CMOS工艺实现。测试结果表明,频率合成器频率范围达到2.450~3.250 GHz;波段内偏离中心频率10 kHz处的相位噪声低于-92.5 dBc/Hz,1 MHz处的相位噪声达到-120 dBc/Hz;最小频率分辨率为13 Hz;在2.5 V工作电压下,功耗为36 mW。 展开更多
关键词 频率合成器 小数分频锁相环 相位噪声 Δ-Σ调制器 压控振荡器
下载PDF
小数分频锁相环的杂散分析 被引量:10
3
作者 郭仿军 《重庆邮电学院学报(自然科学版)》 2002年第2期84-87,共4页
利用小数分频锁相环进行频率合成可以在不降低参考信号频率的前提下 ,提高输出信号频率分辨率 ,从而提高系统的频率转换速度。小数杂散是小数分频锁相频率合成中的主要问题 ,目前尚未见到对它进行的详细分析。详细分析了小数分频杂散产... 利用小数分频锁相环进行频率合成可以在不降低参考信号频率的前提下 ,提高输出信号频率分辨率 ,从而提高系统的频率转换速度。小数杂散是小数分频锁相频率合成中的主要问题 ,目前尚未见到对它进行的详细分析。详细分析了小数分频杂散产生的机理及它的影响 ,并提出了消除小数杂散的方法。 展开更多
关键词 小数分频锁相环 杂散分析 频率合成
下载PDF
微机可控小数分频锁相环频率合成器的研制 被引量:1
4
作者 柯艳明 《自动化与仪器仪表》 2007年第1期57-59,共3页
锁相式频率合成器在电讯、仪表等电子技术领域中有着广泛的应用。本文介绍了单片机控制的两位小数分频锁相环频率合成器的工程实现方法,给出了系统总体硬件和软件实现方案。实践证明,该合成器硬件和软件设计简单,输出信号频率步进可调... 锁相式频率合成器在电讯、仪表等电子技术领域中有着广泛的应用。本文介绍了单片机控制的两位小数分频锁相环频率合成器的工程实现方法,给出了系统总体硬件和软件实现方案。实践证明,该合成器硬件和软件设计简单,输出信号频率步进可调且频谱纯度高。 展开更多
关键词 小数分频锁相环 CD4046 单片机
下载PDF
基于ADF4157的Σ-△小数分频锁相环频率合成器设计 被引量:4
5
作者 朱勇锋 《电子质量》 2011年第5期21-24,共4页
该文应用ADF4157 PLL集成芯片实现Σ-△小数分频锁相技术,重点讨论了1.35GHz~2.35GHz频段Σ-△小数分频频率合成的原理和实现方法。其相位噪声曲线图与传统的FPGA合成算法实现的结果基本一致。实验数据充分证明了Σ-△小数分频PLL集成... 该文应用ADF4157 PLL集成芯片实现Σ-△小数分频锁相技术,重点讨论了1.35GHz~2.35GHz频段Σ-△小数分频频率合成的原理和实现方法。其相位噪声曲线图与传统的FPGA合成算法实现的结果基本一致。实验数据充分证明了Σ-△小数分频PLL集成芯片可以替代传统的FPGA合成算法,具有易调试、集成度高、一致性好等优点。 展开更多
关键词 ADF4157 Σ-△小数分频锁相环 ADISimPLL_3.30
下载PDF
多芯片小数分频锁相环输出信号相位同步设计 被引量:3
6
作者 徐砚天 黄晓敏 +2 位作者 李浩明 王志宇 郁发新 《浙江大学学报(工学版)》 EI CAS CSCD 北大核心 2021年第9期1788-1794,共7页
为了在多通道射频(RF)通信系统中,实现多个收发器芯片或单个收发器芯片上的锁相环(PLL)相位同步,提出小数分频PLL输出信号相位同步算法.设计相位累加采样点数选取算法,算法选取的采样点数用于累加参考时钟欠采样的PLL输出信号与数控振荡... 为了在多通道射频(RF)通信系统中,实现多个收发器芯片或单个收发器芯片上的锁相环(PLL)相位同步,提出小数分频PLL输出信号相位同步算法.设计相位累加采样点数选取算法,算法选取的采样点数用于累加参考时钟欠采样的PLL输出信号与数控振荡器(NCO)产生的参考信号经三角运算的结果,以消除高次谐波分量,并有效降低相位差计算结果的误差.根据相位差的计算结果反馈调节PLL内delta-sigma调制器(DSM)输入的小数分频比,线性调整PLL输出信号的相位,实现多个PLL输出信号相位与参考信号相位同步.通过仿真验证算法的正确性,且最终相位同步后的相位误差为0.35°,完成同步所需的时间为210 ms. 展开更多
关键词 小数分频锁相环 相位同步 多芯片同步 多通道射频通信 相位差计算
下载PDF
电荷泵对小数分频锁相环相位噪声的影响
7
作者 冯林 高清运 《南开大学学报(自然科学版)》 CAS CSCD 北大核心 2009年第2期82-86,共5页
与整数分频电荷泵锁相环不同,小数分频电荷泵锁相环中电荷泵对锁相环的性能有更大的影响,电荷泵的各种非理想因素将降低PLL输出相位噪声和杂散的性能.重点分析了电荷泵两种非理想因素对小数分频锁相环相位噪声和杂散的影响:非线性和电... 与整数分频电荷泵锁相环不同,小数分频电荷泵锁相环中电荷泵对锁相环的性能有更大的影响,电荷泵的各种非理想因素将降低PLL输出相位噪声和杂散的性能.重点分析了电荷泵两种非理想因素对小数分频锁相环相位噪声和杂散的影响:非线性和电流失调.此外还分析了电荷泵电流源噪声对小数分频锁相环的影响,分析结果为优化电荷泵的电路设计提供理论依据. 展开更多
关键词 电荷泵 非线性 电流失调 相位噪声 小数分频锁相环
下载PDF
一种抗噪声折叠宽范围低杂散小数分频锁相环
8
作者 蔡剑茹 尹勇生 +2 位作者 滕海林 杨文杰 孟煦 《合肥工业大学学报(自然科学版)》 CAS 北大核心 2023年第12期1666-1670,1693,共6页
由于电荷泵的电流失配,小数分频锁相环反馈路径上经整形的量化噪声会被折叠回低频偏处,恶化带内相位噪声的性能。文章提出一种自适应的抗噪声折叠技术,根据工作频率产生合适脉宽的电流以线性化环路,在全频带内避免噪声折叠的同时不恶化... 由于电荷泵的电流失配,小数分频锁相环反馈路径上经整形的量化噪声会被折叠回低频偏处,恶化带内相位噪声的性能。文章提出一种自适应的抗噪声折叠技术,根据工作频率产生合适脉宽的电流以线性化环路,在全频带内避免噪声折叠的同时不恶化参考杂散性能;设计基于TSMC 130 nm CMOS工艺,锁相环覆盖的输出频率范围为0.6~2.7 GHz。仿真结果显示:当输出频率为2.0 GHz时,环路功耗为16 mW,积分抖动为1.98 ps,品质因数为-222 dB;在电荷泵中引入8%的失配后,提出的技术改善带内相位噪声达到7 dB。 展开更多
关键词 小数分频锁相环 噪声折叠 带内相位噪声 参考杂散 低抖动
下载PDF
基于高速锁相环路的现代频率合成中的小数分频技术 被引量:4
9
作者 姜信诚 《科技信息》 2012年第19期82-83,共2页
本文介绍小数分频锁相环路的工作原理和特性,以及抑制小数分频锁相环相位调制边带的方法,并对相位噪声进行了分析和讨论。
关键词 频率合成器 小数分频锁相环 锁相环
下载PDF
基于小数分频锁相技术的S频段信号源设计 被引量:1
10
作者 程桂仙 肖文君 刘万松 《贵州师范大学学报(自然科学版)》 CAS 2015年第2期84-87,共4页
基于小数分频锁相技术,采用片内集成VCO的锁相芯片ADF4350,设计了一种应用于射频收发机本振部分的S频段频率合成器.通过单片机的逻辑控制,该信号源可实现137.5~4400MHz频率范围内任意步进频点的合成.实测结果表明,该S频段小数分频锁相... 基于小数分频锁相技术,采用片内集成VCO的锁相芯片ADF4350,设计了一种应用于射频收发机本振部分的S频段频率合成器.通过单片机的逻辑控制,该信号源可实现137.5~4400MHz频率范围内任意步进频点的合成.实测结果表明,该S频段小数分频锁相环频率合成器具有优良的相位噪声和杂散抑制,以及较高频率分辨率. 展开更多
关键词 小数分频锁相环 ADF4350 高分辨率 频率合成
下载PDF
∑—△技术在锁相环频率合成器中的应用 被引量:4
11
作者 龚薇 汪道辉 《微计算机信息》 北大核心 2006年第10Z期96-98,共3页
文章分析了小数分频频率合成器中存在的相位杂散的问题,介绍了采用∑—△调制技术的小数频率合成器。详细介绍了∑—△调制频率合成器的原理和实现方法。这解决了频率分辨率和转换时间之间的矛盾,同时大大提高了噪声性能。
关键词 频率合成器 小数分频锁相环 ∑-△调制 小数分频 小数杂散
下载PDF
小数分频频率合成器的计算机辅助设计 被引量:2
12
作者 吕立明 冯雷 肖仕伟 《信息与电子工程》 2006年第5期390-395,共6页
通过介绍小数分频频率合成器的基础理论,详细阐述了利用Agilent公司的ADS软件进行小数频率合成器的计算机辅助设计与过程。仿真结果表明,运用ADS仿真模拟有利于提高电路设计和制造水平,对实际中应用小数分频频率合成技术具有较好的借鉴... 通过介绍小数分频频率合成器的基础理论,详细阐述了利用Agilent公司的ADS软件进行小数频率合成器的计算机辅助设计与过程。仿真结果表明,运用ADS仿真模拟有利于提高电路设计和制造水平,对实际中应用小数分频频率合成技术具有较好的借鉴意义。 展开更多
关键词 小数分频频率合成器 小数分频锁相环 ADS软件 累加器
下载PDF
一种高速输出低抖动的全数字锁相环 被引量:2
13
作者 汪诚 徐明菊 +2 位作者 曾红军 James Wu 解光军 《微电子学与计算机》 CSCD 北大核心 2008年第12期25-28,共4页
提出了一种以小数分频锁相环作为数控振荡器的全数字锁相环架构.该设计具有输出频率高,抖动小等优点.该设计在UMC0.13μm CMOS工艺中实现,版图面积为0.2mm2,最高输出频率可以达到1GHz以上,测量的输出时钟抖动RMS值为32.36ps.
关键词 全数字锁相环 小数分频锁相环 锁相环 数控振荡器
下载PDF
基于HMC833的小数分频频率源设计 被引量:2
14
作者 唐小艳 叶锋 《电子技术与软件工程》 2014年第8期105-105,共1页
本文先介绍了小数分频锁相环的基本原理,然后运用HMC833锁相环芯片,提出了小数分频频率源的低相噪低杂散设计方法。
关键词 小数分频锁相环 HMC833 相位噪声 杂散
下载PDF
基于锁相环的高速示波器等效采样系统设计 被引量:5
15
作者 查添翼 陈晟祺 戈浚尧 《电子技术应用》 北大核心 2017年第5期94-97,共4页
采用小数分频锁相环芯片ADF4351作为采样时钟发生器,利用FPGA进行等精度测频,运用差频法顺序等效采样原理,设计了最高等效采样率为160 GS/s的高速示波器等效采样系统。同时通过时钟分配器和数字延迟线产生交替采样时钟,利用4片最高采样... 采用小数分频锁相环芯片ADF4351作为采样时钟发生器,利用FPGA进行等精度测频,运用差频法顺序等效采样原理,设计了最高等效采样率为160 GS/s的高速示波器等效采样系统。同时通过时钟分配器和数字延迟线产生交替采样时钟,利用4片最高采样率为250 MS/s的8 bit ADC进行时间交替采样,使系统的最高实时采样率达到1 GS/s。由于采用低抖动的时钟源,系统在DC到500 MHz的设计带宽内保持了良好的噪声性能,信噪比优于基于DDS技术的等效采样系统。 展开更多
关键词 小数分频锁相环 等效采样 时间交替采样 高速示波器
下载PDF
C波段低相噪锁相源的设计
16
作者 尹中超 郝栓柱 王伟光 《微波学报》 CSCD 北大核心 2010年第S1期231-234,共4页
本文详细介绍了一种高性能小数分频锁相跳频源的主要特点。它输出的C波段捷变频信号带宽大于250MHz,相位噪声可达-105dBc/Hz(fm=1kHz),杂波抑制优于-70dBc,跳频时间小于80μs。该锁相源工作温度为-55~+70℃,体积98mm×72mm×15... 本文详细介绍了一种高性能小数分频锁相跳频源的主要特点。它输出的C波段捷变频信号带宽大于250MHz,相位噪声可达-105dBc/Hz(fm=1kHz),杂波抑制优于-70dBc,跳频时间小于80μs。该锁相源工作温度为-55~+70℃,体积98mm×72mm×15mm,并且通过了要求的各项环境试验考核,工作稳定。 展开更多
关键词 小数分频锁相环 相位噪声 杂波抑制
下载PDF
一种低带内相位噪声的立体声FM合成器 被引量:2
17
作者 曹政新 李学初 +3 位作者 李振 吴岳 宋树贵 熊绍珍 《固体电子学研究与进展》 CAS CSCD 北大核心 2007年第3期386-390,共5页
研制一种低带内相位噪声的立体声FM频率合成器,该合成器基于小数分频锁相环技术,利用闭环方式对载波信号进行调制,显著提高系统的THD。采用CSMC0.5μm DPTM CMOS工艺对其设计,系统测试结果表明,立体声解调后SNR>70dB,THD<0.08,立... 研制一种低带内相位噪声的立体声FM频率合成器,该合成器基于小数分频锁相环技术,利用闭环方式对载波信号进行调制,显著提高系统的THD。采用CSMC0.5μm DPTM CMOS工艺对其设计,系统测试结果表明,立体声解调后SNR>70dB,THD<0.08,立体声分离度>40dB,最大带外辐射能量低于-90dBc/Hz。以上这些特性完全符合立体声发射机的要求。 展开更多
关键词 调频 小数分频锁相环 带内相位噪声
下载PDF
超短波跳频电台频率合成器设计 被引量:1
18
作者 徐建斌 尹锁柱 《电子科技》 2008年第4期4-6,27,共4页
针对超短波电台对频率合成器所提出的指标要求,设计了合成器的实现方案,并依据方案软硬结合实现了一套频率合成器。方案中采用了基于∑-Δ调制的小数分频技术,既实现了很小的频率分辨率又消除了因小数分频而引起的杂散。实验结果表明,... 针对超短波电台对频率合成器所提出的指标要求,设计了合成器的实现方案,并依据方案软硬结合实现了一套频率合成器。方案中采用了基于∑-Δ调制的小数分频技术,既实现了很小的频率分辨率又消除了因小数分频而引起的杂散。实验结果表明,其杂散小于-70 dBc,锁定时间小于150μs,频率间隔为25 kHz,这些性能可以满足超短波跳频电台的指标要求。 展开更多
关键词 超短波 整数分频锁相环 小数分频锁相环 ∑-△调制 频率合成器
下载PDF
皮秒级可调脉宽脉冲码型生成电路设计 被引量:2
19
作者 郭杨盛 苏淑靖 +2 位作者 吴梦香 余毅 邢震震 《电子测量技术》 北大核心 2022年第15期14-20,共7页
针对雷达、通信、电子计量与测试领域对高精度、低噪声、高分辨率、可编程脉冲信号的需求,设计了一种皮秒级可调脉宽脉冲码型生成电路,用于产生脉宽精密可控的多模式多功能系列化脉冲码型信号。该脉冲码型生成电路基于小数分频原理,改... 针对雷达、通信、电子计量与测试领域对高精度、低噪声、高分辨率、可编程脉冲信号的需求,设计了一种皮秒级可调脉宽脉冲码型生成电路,用于产生脉宽精密可控的多模式多功能系列化脉冲码型信号。该脉冲码型生成电路基于小数分频原理,改变小数分频比将小数杂散移至高频段并由环路低通滤波器滤除,达到降低脉冲信号噪声的目的,在此基础上通过并串转换芯片产生目标信号以及向FPGA提供时钟信号以弥补FPGA本身时钟频率低,精度差的缺点。测试结果表明,脉冲生成电路可产生脉冲频率范围为1~400 MHz、最小占空比步进为4.54×10%~12.5%的脉冲信号,脉冲信号生成电路输出信号码型可选择归零码、不归零码、归一码、伪随机码等脉冲码型格式的脉冲码型信号。 展开更多
关键词 低噪声 皮秒级 小数分频锁相环 脉冲码型生成电路
下载PDF
A Novel Digital Transceiver for CT0 Standard 被引量:1
20
作者 陈殿玉 许长喜 +7 位作者 陈浩琼 李振 郭秀丽 惠志强 施鹏 王跃 吴岳 熊绍珍 《Journal of Semiconductors》 EI CAS CSCD 北大核心 2007年第6期833-841,共9页
This paper introduces a novel digital transceiver for the cordless telephone zero (CT0) standard,which uses a digital modulation and demodulation technique to handle the signal instead of the traditional analog meth... This paper introduces a novel digital transceiver for the cordless telephone zero (CT0) standard,which uses a digital modulation and demodulation technique to handle the signal instead of the traditional analog meth-od. In the transmitter,a fractional-N phase locked loop (PLL) is utilized to realize the continuous phase frequency shift key (CPFSK) modulation,and a 2 Ts raised cosine (2RC) shaping technique is used to reduce the occupied bandwidth. In the receiver,a novel digital method is proposed to demodulate the 2RC CPFSK signal. This chip is fabricated using an SMIC 0.35μm mixed signal CMOS process with a die size of 2mm × 2mm. With an external low noise amplifier (LNA),the sensitivity of the chip is better than -103dBm. 展开更多
关键词 RF transceiver fractional-N PLL CPFSK MODULATOR DEMODULATOR
下载PDF
上一页 1 2 下一页 到第
使用帮助 返回顶部