一种基于Σ-Δ调制小数分频PLL的低杂散宽带频率合成器设计

通过研究Σ-Δ小数分频PLL输出的杂散特性,提出使用不断变化的时钟参考频率可以实现宽频带频率合成器的低杂散性能。还使用了DDS作为可变参考源,克服了DDS输出频带受到限制且宽带SFDR差的缺点,且避开了小数分频因其固有鉴相频率谐波以及次谐波边带杂散性能较差的区域。实现了1.5-3GHz全频带杂散优于-80d Bc的频率合成器设计。

一种对小数N分频PLL的自抖动和时钟优化方法

提出了一种针对小数频率综合器的自抖动和时钟优化方法,该方法可以降低ΔΣ小数N分频锁相环(Phase Locked Loop,PLL)分数杂散,降低其带内相位噪声。小数ΔΣ调制器是一种有限状态机,其输出信号具有不可避免的周期性。因此,需要添加抖动序列以破坏周期性循环。设计了一种自抖动方法,该方法不需要通过外部电路来生成抖动。为了减少PLL的非线性对量化噪声的频谱搬移,利用高频时钟同步技术改善PFD量化效果。整个ΔΣ小数N分频PLL均采用了SMIC 0.18μm的CMOS工艺设计。仿真结果显示,设计的频率综合器覆盖了1.5~2.1 GHz的调节范围,在100 kHz偏移下的相位噪声小于-95 dBc/Hz,在1 MHz偏移下的噪声小于-110 dBc/Hz。在1.8 V的电源电压下,功耗仅为14.4 mW。