一种基于新型自适应校准技术的小数频率综合器的设计

基于EPC Class-1 Generation-2协议规定,对工作于全球UHF RFID频段的频率综合器的设计指标进行了分析。采用标准0.18μm CMOS工艺,集成自适应频率校准模块设计了一种新颖的低相位噪声、快速锁定的小数频率综合器。其中,LC-VCO基于无尾电流源式设计,利用二次谐波滤波技术显著降低了带内相位噪声;自适应频率校准电路则区别于传统的二进制比较法,基于新颖的逐次比较法以减小VCO的4位数控逻辑电压的比较次数,因而可以快速确定VCO的控制字并缩短锁定时间。仿真结果表明,自适应校准阶段的时间仅约6.3μs,环路整体锁定时间低于23.2μs,100 kHz频偏处的相位噪声性能为-106.3 dBc/Hz,1 MHz频偏处为-126.1 dBc/Hz,整体功耗为84 mW。与最近发布的先进的CMOS小数频率综合器的性能相比,所设计的小数频率综合器实现了更优的相位噪声性能,同时能以较短的锁定时间以及较低的功耗工作。

一种单环Δ-Σ调制器的全数字实现

针对无线人体局域网(WBAN),采用TSMC 0.18μm CMOS工艺,对3阶单环结构Δ-Σ调制器进行了优化设计和全数字实现。实验结果表明,在Δ-Σ调制器中使用Qn方法实现对浮点小数的定点化,优化后的结构能够在运算精度、器件尺寸及功耗上达到平衡。该研究工作可以为实现全数字小数锁相环提供重要的理论及设计参考。