局部动态可重构FPGA的备份与恢复技术

对于FPGA在数字化设计应用中智能化、动态灵活的新需求,以局部动态可重构为基础,将逻辑功能抽象为类似软件进程的硬件进程,结合实时任务RT Linux内核实现硬件进程调度,通过FPGA局部功能备份与恢复技术实现在操作系统层对FPGA片上逻辑功能进行实时中间状态备份、功能中断重载切换及原始功能中继运行恢复。在FPGA上实现多任务并行可切换调用,并验证硬件功能线程调度及硬件进程的备份、切换、恢复功能,为FPGA在适应智能、高效、高动态、高可塑性的前沿数字系统设计提供新思路和实用参考。

基于局部动态可重构技术的多通道数据采集系统

可重构技术既具有硬件任务的高效性又具有软件任务的灵活性,近年已经成为研究热点,并越来越广泛的应用到实际系统之中.应用在化工、电力、冶金等行业的大型监控系统中的多通道数据采集系统具有高可靠性、强实时性和高并行性特点,典型的多通道数据采集系统普遍采用ASIC集成电路设计,可配置性、灵活性和扩展性差,本文提出一种将局部动态可重构技术应用到多通道数据采集系统的设计方案,提高了系统的可配置性和应用范围,并且系统具有更高的实时性和并行性.

基于FPGA的局部动态可重构技术研究

可重构技术作为嵌入式系统中软硬件结合的设计方法,在可靠性、系统高集成度方面有很大优势。现场可编辑门阵列(Field Programmable Gate Array,FPGA)不仅可以满足这些客观需求,还加强了系统的自适应性,降低了开发成本。文章介绍了动态局部重构的实现方法,并在早期获取部分可重构(Early Access Partial Reconfiguration,EAPR)方法的基础上加以改进。之后使用Xilinx生产的Virtex-ML403开发板实现整个设计,验证该方法的有效性,保证系统的稳定,在实际应用的实现中有利于对资源有效的管理和合理的利用。

基于EAPR流程的动态局部可重构实现

介绍实现动态局部可重构的方法,以EAPR流程为例,阐述通过时/空复用技术实现动态局部自动重构的基本过程。在此基础上,使用芯片内嵌的硬核处理器Power PC405来调度和管理芯片上其他可编程逻辑资源的自重构过程。在Virtex-Ⅱ Pro开发板上进行验证,结果表明,使用较小容量的FPGA硬件资源,可完成超过其容量规模的系统设计。

FPGA动态局部可重构中基于TBUF总线宏设计

FPGA动态局部可重构技术通常将系统划分为固定模块和可重构模块,可重构模块与其他模块之间的通信都是通过使用特殊的总线宏实现的。总线宏的正确设计是实现FPGA动态局部可重构技术的关键。在研究了FPGA动态局部可重构技术中基于三态缓冲器(Tri-state Buffer,TBUF)总线宏结构的基础上,采用Xilinx ISE FPGA Editor可视化的方法实现总线宏的设计,并借助可重构硬件平台——XCV800验证板,通过设计动态可重构实验,论证总线宏设计的正确性。