基于量子进化算法的层次型SOC测试结构优化

以减少系统芯片SOC测试时间为目标,研究了层次型SOC的多层次TAM优化问题。根据嵌入式IP核的分类,将层次型SOC测试结构优化转变成了平铺型SOC测试结构优化,并建立了基于量子进化算法的数学模型。通过对群体的观测,决定IP核在测试访问机制上的分配以及当前群体中的最佳个体,实现了包含TAM-ed且wrapped的嵌入式核的层次型SOC测试结构优化。针对国际标准片上系统芯片验证表明,与GA、ILP和启发式算法相比,该算法能够获得更短的测试时间。

层次型IP核测试环单元的设计

为了减少层次型SoC测试时间,实现父核与子核的并行测试,本文设计了一种的测试环单元结构。该测试环单元通过在内部增加一个一位的寄存器,用来满足父核测试对子核的要求,解决层次型SoC中父核与子核并行测试的冲突。利用Verilog HDL进行设计,在QuartusⅡ下通过仿真验证。结果表明此结构安全性得到可靠地保障。

一种交替游程编码的SOC测试数据压缩方法

以减少系统芯片SOC测试时间和测试数据量为目标,引入量子进化算法完成层次型SOC在功耗约束条件下的建模和算法设计并得到相应的测试集,通过共享广播技术整合多个芯核的测试集,采用交替游程编码的方法压缩测试集,该方法同时考虑测试数据中的"0"和"1"游程,可以大大减少长度较短的游程数量,针对国际标准片上系统芯片验证表明,与其他算法相比,量子进化算法有效满足了功耗要求同时获得了较短的测试时间,与其他压缩编码方法相比,提出的方法获得了更有效的压缩效果。