32位嵌入式RISC处理器的硬件验证

随着ASIC技术的不断发展,设计规模及复杂程度不断增加,前端设计的准确性对整个系统的重要性越来越大。因此,在前端设计中,除了进行软件仿真外,还需要进行硬件验证。文章采用Aptix公司提供的MP3CF硬件仿真器,构建了一个实时验证系统,对自行设计的32位嵌入式RISC微处理器进行了在线硬件验证。

嵌入式RISC处理器体系结构并行技术的研究

本文通过对目前国内外主流嵌入式处理器体系结构创新与发展的研究,着重从处理器体系结构中RISC规则的突破、数据处理、多线程、多核处理器的构成等多种并行技术的应用,对提高系统运行效率和降低运行功耗,作了较为全面的分析,同时研究了这些并行机制的实现技术。研究表明,嵌入式处理器结构中并行技术的应用,是应对目前嵌入式应用高性能、低功耗挑战的有效方法。

微控制器与嵌入式RISC处理器的发展现状

综述了新一代微控制器与嵌入式RISC处理器的主要特点和发展方向；详细介绍了目前国内外最流行的不同字长的系列机种、结构特点、专有特性及系统应用等；最后预测了它们的世界销售市场与国内发展前景。

嵌入式RISC处理器技术的发展现状

嵌入式RISC处理器是上个世纪90年代初问世的,代表性的产品有ARM公司的ARM、Motorola公司的Mcore、三菱公司的M32R、NEC公司的V8xx和日立公司的SH等.其设计思想与以往的微机、工作站和个人电脑用微处理器有所不同.这种新型微处理器随着消费类电子产品的数字化、移动化及网络设备的发展逐渐形成了一个巨大的市场.目前全球的年销售量已从1996年的不到1亿只增长到6亿只以上.本文将通过对嵌入式RISC处理器的目标和新需求的研究来阐述对应的体系结构、高性能化和低功耗化方面的最新技术发展和存在的问题.

利用Aptix硬件仿真器对32位嵌入式RISC处理器的硬件验证

随着ASIC技术的不断发展,设计规模及复杂程度也不断增加,前端设计的准确性对整个项目的重要性越来越大。因此,在前端设计中,除了进行软件仿真外,还需要进行硬件验证。但是通常的FPGA板由于其配置的相对固定性和不易扩展性,越来越不能满足当前大规模设计,尤其是SOC设计的需要本文采用Aptix公司提供的MP3CF硬件仿真器构建了一个实时验证系统,对自行设计的32位嵌入式RISC微处理器进行了在线硬件验证。

嵌入式处理器自定义指令迭代识别方法仿真

嵌入式系统中的硬件资源是有限的,并且自定义指令和原始指令之间可能存在冲突,导致指令代码识别精准度降低、运行功耗较高。为此,提出嵌入式处理器自定义指令迭代低功耗识别方法。对嵌入式处理器的指令代码展开可视化处理,将指令图像输入卷积神经网络中,检测指令代码中存在的恶意代码,采用开源编译器将代码转变为控制数据流图,枚举并选择子图,通过代码转换完成嵌入式处理器自定义指令识别。仿真结果表明,所提方法的恶意代码检测精度高、代码识别准确率高,始终保持在70%以上,平均能耗仅为89J。

基于PCIE的多嵌入式人工智能处理器低延迟数据交换技术

针对多嵌入式人工智能(Artificial Intelligence,AI)处理器板卡之间的任务调度和数据交换冲突以及提高多板卡堆叠扩展时的可靠性和运行效率问题,文中提出了一种虫洞交换结构多嵌入式人工智能处理器高速数据交换技术和数据帧结构的解决方法。该方法基于PCIE(PCI Express)高速数据接口,将数据以数据单元的形式进行信息传递,并设计多重权重决策算法避免数据传输中的冲突,实现任务的并发多线程处理。搭建FPGA(Field Programmable Gate Array)平台进行设计和测试,结果表明PCIE的传输带宽利用效率达到了85%以上,数据交换延迟小于20μs,系统中断任务响应平均最大延迟时间为8.775μs。该技术适用于多处理器协同的高速交换电路,可扩展至混合PCIE和RapidIO交换电路结构。

面向嵌入式微处理器的高性能视频编解码算法

针对高清和超高清视频,嵌入式微处理器在进行视频编解码时常常会受到资源的限制,导致输出的视频画面出现模糊的情况。为此,提出一种面向嵌入式微处理器的高性能视频编解码算法。利用最小平均绝对值误差作为匹配准则指标,预判断高性能视频的失真率损耗,计算图像中最大交流系数总能量,获取高细节分块,感知运动视频;利用空时域条件下的边缘图获取视频编码的相邻像素权重,通过像素间距离获取超像素为前景区域的概率,对目标前景区域编码;采用最小化范数优化编码视频约束条件,利用拉格朗日乘子等价转换编码视频,根据训练冗余字典计算视频解码校正因子,完成最终的视频编解码。经实验证明,所提方法能有效地完成高性能视频编解码,保证视频质量,视频的编码率一直处于31.3 dB,相对稳定。

一种加速嵌入式RISC微处理器EEPROM指令读取的方法

提出了一种EEPROM作为嵌入式RISC微处理器的程序存储器时加速指令读取速度的方法。该方法结合具体使用的EEPROM模块和基于4级流水线的RISC微处理器的设计,对流水线EEPROM读取程序顺序执行和不能顺序执行时的相应情况进行了分析,以确保系统的程序能正确执行。最后,给出了流水线读取EEPROM的电路实现组织结构。

32位浮点RISC嵌入式微处理器LS-C编译程序寄存器分配实现

寄存器的合理利用是提高编译程序目标代码效率的关键因素。论文提出变量使用频度最低思想并详细阐述了其在32位浮点RISC嵌入式微处理器LS-C编译程序寄存器分配方案中的具体实现。

基于嵌入式SIMD处理器的音频解码优化

嵌入式处理器越来越多地采用SIMD并行架构来提升其媒体处理能力,该文提出基于该架构的优化流程,采用算法和处理器架构紧密结合的优化原则,利用现有编译器来降低汇编编程工作量,对算法关键部分采用手工编程来确保优化效率。该流程被应用在基于XScale平台的MP3解码优化中,短时间内将解码效率提高60%,接近IPP库的性能。

32位嵌入式RISC微处理器设计与实现

本文完成了32位嵌入式RISC微处理器设计,其指令系统与MIPS32兼容。文章着重研究了该处理器的指令系统与整体架构,给出了核心模块设计,并采用MentorGraphics公司ModelSim进行了功能仿真。最后,采用Altera公司提出的灵活、高效的片上系统设计方案――SOPC,结合Altera公司的FPGA,设计了专用实验电路,对自行设计的32位嵌入式RISC微处理器进行了正确性验证。

基于多核处理器的嵌入式电子系统设计与优化

随着信息技术的迅猛发展,数据处理能力需求日益增长,嵌入式系统作为信息技术核心,其设计与优化问题备受关注。多核处理器凭借卓越的并行处理能力,已成为嵌入式系统设计的主流选择。然而,多核处理器的应用也带来了诸多挑战,如操作系统设计、通信瓶颈和同步问题等。本研究致力于设计和优化基于多核处理器的嵌入式电子系统,提出有效的优化策略,以提升系统性能并降低延迟。通过深入研究和探索,期望为嵌入式电子系统的未来发展提供有力支持,推动信息技术的持续进步。

一种基于RISC-V架构的高性能嵌入式处理器设计

开源指令集RISC-V为物联网和嵌入式领域的处理器提供了强大的动力,本文针对一些具有高性能、小面积、低功耗需求的场景,设计了一种基于RISC-V指令集架构的高性能嵌入式处理器核.处理器核的代号为FRV232,采用单取指,单发射,乱序执行技术,支持RV32I基础指令集和M扩展指令集,以较低的面积实现了较高的性能.本文开发了专门用于验证FRV232核心的功能模型,功能验证阶段使用验证软件Modelsim和功能模型对处理器核心进行了完整的验证,并利用该处理器核心在FPGA上实现了基础的原型系统,使用Vivado统计了该处理器核所需的芯片面积.经过测试,FRV232在FPGA上能够稳定运行在100MHz,在该主频下,Dhrystone的性能跑分可以达到1.73DMPS/MHz.

16位嵌入式RISC微处理器设计

设计了一款具有4级流水线结构的16位RISC嵌入式微处理器。针对转移指令,未采用惯用的延迟转移技术,而是通过在取指阶段增加相应的硬件结构实现了无延迟转移。采用内部前推技术解决了指令执行过程中的数据相关。同时通过设置相应的硬件堆栈实现了对中断嵌套和调用嵌套的支持。整体系统结构采用VerilogHDL语言设计,指令系统较完善。在软件平台上的仿真验证初步表明了本设计的正确性。

基于ARM处理器的嵌入式软件能耗统计模型

提出了一种嵌入式软件能耗的统计模型,包括处理器、存储器和I/O控制器等硬件单元产生的能耗,然后通过分析ARM指令周期数的规律,设计了指令周期数的相应计算方法,该方法能够快速地计算软件运行时处理器产生的能耗。在高精度指令级嵌入式软件能耗模拟器HMSim中进行了模型实现。实验结果表明,该模型的能耗计算结果与实际仪器测量结果的误差在10%以内,可较准确地反映软件实现方式对系统能耗的影响程度。

应用于低功耗嵌入式处理器的功耗动态管理策略设计

为了降低嵌入式应用系统的功耗和成本,设计实现了一种应用于低功耗嵌入式处理器的功耗动态管理策略.该功耗动态管理策略包括多工作模式切换、动态频率调节、动态电压调节和快速可变的电压供给单元全集成,在满足功能和性能要求的基础上,根据处理器执行任务的需求变化,切换处理器的工作模式,动态调节工作频率与工作电压,降低功耗;快速可变的电压供给单元也集成于处理器中,支持工作电压的实时快速调节,降低系统成本.基于嵌入式应用系统样机的验证结果表明,应用系统执行不同的进程任务时,功耗均有效下降.在嵌入式应用系统中采用该功耗动态管理策略,能够有效降低系统的功耗与成本.

基于异构多核处理器的嵌入式数控系统研究

针对传统嵌入式数控系统性能差、可扩展性差、人机界面不友好等特点,结合异构多核技术和现场总线技术的优点,提出并开发了一种基于异构处理器和现场总线技术的嵌入式数控系统。该数控系统运行在异构多核处理器之上,通过在不同的处理器核心上同时运行通用系统和实时系统,采用静态划分的方式将数控系统内部的任务分配到不同的处理器核心上,使用现场总线技术实现嵌入式数控系统与伺服电机之间的连接,简化数控系统与伺服驱动器之间的连线。实验证明,开发的数控系统具有良好的实时性和扩展性,验证了设计的合理性。

基于NIOSⅡ软核处理器的嵌入式测试系统软硬件设计研究

介绍了利用NIOSⅡ软核处理器设计嵌入式测试系统的两类系统架构,详细讲述了基于NIOSⅡ软核处理器的嵌入式测试系统软硬件设计方法;最后结合EP2C8Q-208C8型FPGA芯片,利用Verilog语言描述A/D芯片的工作时序逻辑,利用NIOSⅡ软核处理器设计串口处理单元,将A/D采集的数据通过串口发送到计算机显示。实践表明,利用NIOS II软核处理器设计嵌入式测试系统,具有开发周期短,系统集成度高,功能灵活多样等特点,与传统利用单片机设计嵌入式测试系统相比,具有时钟频率高、运行速度快、调试方便等特点,是一种值得推广的嵌入式测试系统设计方法。

一种高性能的嵌入式微处理器:银河TS-1

银河TS 1嵌入式微处理器是国防科学技术大学计算机学院设计的 32位嵌入式微处理器 ,完全正向设计 ,具有自主版权 .在体系结构上采用RISC内核 ,六级流水线 ,具有独立的数据Cache和指令Cache .特别的 ,TS 1具有两个取指部件的动态指令调度机制 ,拥有面向嵌入式应用的向量处理机制 ,采用基于内容复制 /交换的寄存器窗口技术的中断处理机制 ,支持WISHBONEIP核互连接口规范 ,具有良好的扩展性 .本文主要介绍TS 1的RISC核心设计思想和关键实现技术 ,最后给出性能评测结果 .TS 1设计已经在Altera的FPGAEP2 0K4 0 0EBC上面得到了验证 ,主频可以达到 36 .7MHz.