基于FPGA的差分延迟时间测量电路设计

等精度同步法是频率测量的常用方法,但是计数闸门和基准时钟信号的不同步会产生一个时间间隔,导致最终出现一个字的量化误差。为了减小该误差,提出一种基于FPGA的全数字差分延迟TDC(time-to-digital converter)电路。文中TDC基于差分延迟线原理,构建2条时延不同的延迟线代替传统单线延迟,提高了测量分辨率。设计数字校准电路,减少测量过程中外界条件变化造成的误差,试验结果表明:25℃下TDC单次测量绝对误差小于90 ps。

高精度时间间隔测量技术与方法

时间间隔测量技术,尤其是高精度的时间间隔测量技术意义重大。不论是电信通讯、芯片设计等工程实践,还是原子物理、天文观测实验等理论研究,以及激光测距、卫星定位等航天军事技术,都离不开高精度的时间间隔测量技术。经过几十年的研究,目前已经有多种测量方法。在阐明插值原理之后,依次介绍了直接计数法、扩展法、时间幅度转换法、游标法、抽头延迟线法和差分延迟线法等主要方法。然后对影响测量的几个因素,包括非线性和不定态作了讨论。针对这些不良影响,还探讨了一些提高精度和稳定度的方法,比如非线性校正、PLL(Phase Lock Loop)和DLL (Delay Lock Loop)技术。最后,对时间间隔测量技术的前景作了展望。

一种结合高分辨率TDC的快速全数字锁相环设计

针对时间数字转换器(Time-to-Digital Converter,TDC)的分辨率较低,全数字锁相环(All Digital Phase-Locked Loop,ADPLL)锁定参考信号的时间较长等问题,提出一种在高精度TDC基础上快速实现锁定的全数字锁相环.提出的时间数字转换器运用抽头延迟线法和双通道差分延迟线法提高量化精度,采用对称式层次型结构实现对负时间间隔的量化,设计的相调电路将量化的脉冲信号还原为时间长度信号,通过状态机对反馈信号的相位提前或延迟,实现对参考信号的快速锁定,在环路锁定后使用下降沿检测电路适时关闭鉴频鉴相器和时间数字转换器,降低整体电路的功耗.在Xilinx KC705开发平台上进行仿真与验证,并在Xpower软件上与传统的基于游标尺链型的全数字锁相环进行功耗对比分析.结果表明,此全数字锁相环的量化误差控制在0.2 ns之内,反馈信号可在3个参考信号时钟周期内快速锁定参考信号,整体电路功耗相比传统的基于游标尺链型的全数字锁相环降低约18.1%.本文提出的全数字锁相环具有实时性强、锁定速度快、量化精度高、功耗低等优势,更适用于高速、低功耗的现代数字通信系统.

基于高分辨率TDC的快速全数字锁相环

针对时间数字转换器(Time-to-Digital Converter,TDC)的精度低,全数字锁相环(All Digital Phase-Locked Loop,ADPLL)的锁定时间长问题,设计了一种新型全数字锁相环。本设计中的TDC优化了差分延迟线法结构,提高了量化相位差信号的分辨率;在数控振荡器(Digital Controlled Oscillator,DCO)中内嵌的相调电路能快速调整反馈信号的相位,缩短环路的锁定时间。最后在Xilinx VC709评估套件上进行电路设计与仿真验证。结果表明,该ADPLL的量化误差不大于0.25 ns,在三个参考信号时钟周期内即可完成锁定。该全数字锁相环具有锁定时间短、捕获精度高等优势。