采用源极增强带带隧穿热电子注入编程的新型p沟选择分裂位线NOR快闪存贮器(英文)

提出一种新型的PMOS选择分裂位线NOR结构快闪存贮器 ,具有高编程速度、低编程电压、低功耗、高访问速度和高可靠性等优点 .该结构采用源极增强带带隧穿热电子注入进行编程 ,当子位线宽度为 12 8位时 ,位线漏电只有 3 5 μA左右 ,每位编程功耗为 16 5 μW ,注入系数为 4× 10 -4 ,编程速度可达 2 0 μs,存贮管的读电流可达 6 0 μA/ μm以上 .分裂位线结构和低编程电压使得该结构具有很好的抗位线串扰特性和可靠性 .

电荷泵法研究FLASH擦工作时带带隧穿引起的界面损伤

FL ASH在擦操作的过程中 ,带带隧穿产生的空穴注入将会在 Si O2 / Si O2 界面和氧化层中产生带电中心 (包括界面态和陷阱 ) ,影响电路的可靠性 .利用电荷泵方法 ,通过应力前后电荷泵电流的改变确定出界面态和陷阱电荷的空间分布 ,为 FL ASH单元设计与改进可靠性 。

一种带有斜向扩展源的双栅隧穿场效应晶体管

设计并研究了一种带有轻掺杂漏(LDD)和斜向扩展源(OES)的双栅隧穿场效应晶体管(DG-TFET),并利用Sentaurus TCAD仿真工具对栅长及扩展源长度等关键参数进行了仿真分析。对比了该器件与传统TFET的亚阈值摆幅、关态电流和开关电流比,并从器件的带带隧穿概率分析其优势。仿真结果表明,该器件的最佳数值开关电流比及亚阈值摆幅分别可达3.56×10^(12)和24.5 mV/dec。另外,该DG-TFET在双极性电流和接触电阻方面性能良好,且具有较快的转换速率和较低的功耗。

一种采用带-带隧穿热电子注入编程的新型快闪存贮器(英文)

提出一种采用带 带隧穿热电子注入编程的新型快闪存贮器结构 ,在便携式低功耗的code闪存中有着广泛的应用前景 .该结构采用带 带隧穿热电子注入 (BBHE)进行“写”编程 ,采用源极Fowler Nordheim隧穿机制进行擦除 .研究显示控制栅编程电压为 8V ,漏极漏电流只有 3μA/ μm左右 ,注入系数为 4× 10 -4 ,编程速度可达 16 μs,0 8μm存贮管的读电流可达 6 0 μA/ μm .该新型结构具有高编程速度、低编程电压、低功耗、大读电流和高访问速度等优点 .

一种感应PN结隧穿场效应晶体管

提出了一种在源区形成感应PN结的隧穿场效应晶体管,利用Silvaco TCAD对器件的工作原理进行了验证,并仿真分析了器件的静态电学特性以及动态特性。结果表明,这种结构的TFET具有低的亚阈值斜率(51mV/dec.)、高的开态电流(5.88μA/μm)、高的开/关态电流比(ION/IOFF为107)以及低至9ps的本征延迟时间,表明利用该结构的TFET器件有望构成高速低功耗逻辑单元。

纳米线环栅隧穿场效应晶体管的电容模型

纳米线环栅隧穿场效应晶体管相比于其他多栅器件具有更强的短沟道效应抑制能力及更优异的电学特性.器件模型能够模拟器件电学特性,对于器件及电路的实际应用极为关键.目前,已有纳米线环栅隧穿场效应晶体管的电流模型报道,但是尚没有电容模型的相关报道.电容模型主要用于瞬态特性模拟,对于评估电路速度转换和频率特性至关重要.由于没有可用的电容模型,纳米线环栅隧穿场效应晶体管电路方面的研究主要通过数值迭代的方法开展,该方法不仅对硬件平台要求高,且耗时长,还容易出现收敛性问题,只能勉强用于极小规模电路模块,对于包含晶体管数目较多的电路无能为力.本文针对以上问题,从基本的器件物理出发,建立了纳米线环栅隧穿场效应晶体管的电容模型,该模型不涉及任何数值迭代过程.相比于数值模型,该模型计算速度快、过程稳定,能够加速纳米线环栅隧穿场效应晶体管器件及电路的相关研究.

一种新型隧穿场效应晶体管

提出了一种新型隧穿场效应晶体管(TFET)结构,该结构通过在常规TFET靠近器件栅氧化层一侧的漏-体结界面引入一薄层二氧化硅(隔离区),从而减小甚至阻断反向栅压情况下漏端到体端的带带隧穿(BTBT),减弱TFET的双极效应,实现大幅度降低器件泄漏电流的目的。利用TCAD仿真工具对基于部分耗尽绝缘体上硅(PDSOI)和全耗尽绝缘体上硅(FDSOI)的TFET和新型TFET结构进行了仿真与对比。仿真结果表明,当隔离区宽度为2 nm,高度大于10 nm时,可阻断PDSOI TFET的BTBT,其泄漏电流下降了4个数量级;而基于FDSOI的TFET无法彻底消除BTBT和双极效应,其泄漏电流下降了2个数量级。因此新型结构更适合于PDSOI TFET。

可双向导通的凹栅隧穿晶体管

传统的隧穿晶体管由于自身结构的不对称性使其只有单向电流通路,造成了电路设计的诸多不便.以改善这一缺陷为目的,设计了一种新型的具有双向电流通路的高性能凹栅隧穿晶体管,并通过silvaco TCAD软件仿真的方法,对该新型晶体管的性能进行了验证.分析了器件的掺杂、尺寸等工艺参数对其能带及性能的影响机制.结果表明,该器件在0.5V驱动电压下获得了5×106的开关比,最小亚阈值摆幅仅为12mV/dec.总的来说,该器件在低驱动电压下具有较大的开关比以及非常陡峭的亚阈值曲线斜率,适用于超低功耗设计应用.

一种基于深肖特基势垒辅助栅控制的隧穿场效应晶体管

提出一种基于深肖特基势垒辅助栅控制的隧穿场效应晶体管,分析肖特基势垒高度对该器件的影响。该TFET的势垒比传统肖特基势垒晶体管更低,利用了深肖特基势垒来克服由隧穿产生的电流;通过最大化源漏与硅体接触界面处的正向导通电流,即带带隧穿电流,利用辅助栅电极有效地抑制反向漏电流。和传统SB MOSFET或者JL FETs相比,此器件能实现低亚阈值摆幅、更小的反向偏置GIDL电流、高开关电流比,并使导通电流大于普通的TFET;其对称结构也使其与MOSFET技术更加融合。

一种高集成双向隧穿场效应晶体管

在现有矩形栅极U形沟道场效应晶体管与深肖特基势垒场效应晶体管的基础上,提出一种高集成双矩形栅极U形沟道双向隧穿场晶体管。新设计利用更高的肖特基势垒来最小化热电子发射电流,并采用矩形主栅极产生强大的带带隧穿电流作为正向电流的传导机制;引入一个矩形辅助栅极,以有效阻止反向偏置漏电流。新设计可在不使用掺杂工艺的情况下,获得更低的亚阈值摆幅、更小的反向漏电流、更高的I_(on)/I_(off)比和更高的集成度,在更小的芯片面积上实现更优越的性能。

具有双向开关特性的隧穿场效应晶体管

基于带带隧穿原理,提出一种具有双向开关特性的隧穿场效应晶体管。不同于传统隧穿晶体管的PIN结构,新结构具有双向导通性,源漏区可互换,对反向泄漏电流有更好的抑制效果,同时具有低功耗和低亚阈值摆幅的优点。其对称的结构能更好兼容CMOS工艺,设计灵活性更好。通过Silvaco TCAD软件对器件3D结构进行I-V特性仿真,分析各器件参数改变对器件开关电流比(IonIoff)、亚阈值摆幅(SS)、反向泄漏电流和正向导通电流等电学特性的影响,从而改善器件特性,优化器件结构。

GeSn/Ge异质无结型隧穿场效应晶体管

提出了一种新型GeSn/Ge异质无结型隧穿场效应晶体管(GeSn/Ge-hetero JLTFET)。该器件结合了直接窄带隙材料GeSn与传统JLTFET的优点,利用功函数工程诱导器件本征层感应出空穴(p型)或电子(n型),在无需掺杂的前提下,形成器件的源区、沟道区和漏区,从而避免了使用复杂的离子注入工艺和引入随机掺杂波动。该器件减小了隧穿路径宽度,提高了开态电流,获得了更陡峭的亚阈值摆幅。仿真结果表明GeSn/Ge-hetero JLTFET的开态电流为7.08×10^-6 A/μm,关态电流为3.62×10^-14 A/μm,亚阈值摆幅为37.77 mV/dec。同时,GeSn/Ge-hetero JLTFET的相关参数(跨导、跨导生成因子、截止频率和增益带宽积)的性能也优于传统器件。

一种新型异质结双栅隧穿场效应晶体管

文章提出一种新型Si/Ge异质结双栅隧穿场效应晶体管(GP_Si/Ge_DGTFET)。该器件在异质结的基础上加入凹槽型pocket结构,禁带宽度较窄的Ge材料可以使器件拥有更低的亚阈值摆幅和更大的开态电流,同时pocket结构的引入可以进一步降低隧穿势垒。基于Sentaurus TCAD仿真软件,将该新型器件与传统Si/Ge异质结双栅隧穿场效应晶体管(Si/Ge_DGTFET)进行对比。仿真结果表明,该新器件拥有更好的亚阈值摆幅和开关特性,其开态电流为6.0×10^(-5) A/μm,关态电流约为10^(-14) A/μm,平均亚阈值摆幅达到35.36 mV/dec。

高驱动电流的隧穿器件设计

隧道场效应晶体管(TFET)由于其独特的带带隧穿原理而成为超低功耗设计中有力的候选者。传统MOSFET在室温下的亚阈值摆幅因载流子漂移扩散工作原理而高于60 mV/dec;而基于量子隧道效应的隧穿场效应晶体管,其亚阈值斜率可以突破MOSFET器件的亚阈值摆幅理论极限,并且具有极低的关态泄漏电流。本文提出了一种异质结纵向隧穿场效应晶体管,用以改善器件导通电流和亚阈值特性,改进后的器件开态电流由36μA/μm增加到92μA/μm,平均亚阈值摆幅从32 mV/dec降低到15 mV/dec。

n型纳米非对称DG-TFET阈值电压特性研究

n型纳米非对称双栅隧穿场效应晶体管(DG-TFET)速度快、功耗低,在高速低功耗领域具有很好的应用前景,但其阈值电压的表征及其模型与常规MOSFET不同。在深入研究n型纳米非对称DG-TFET的阈值特性基础上,通过求解器件不同区域电场、电势的方法,建立了n型纳米非对称DG-TFET器件阈值电压数值模型,探讨了器件材料物理参数以及漏源电压对阈值电压的影响,通过与Silvaco Atlas的仿真结果比较,验证了模型的正确性。研究表明,n型纳米非对称DG-TFET的阈值电压分别随着栅介质层介电常数的增加、硅层厚度的减薄以及源漏电压的减小而减小,而栅长对其阈值电压的影响有限。该研究对纳米非对称DG-TFET的设计、仿真及制造有一定的参考价值。

具有夹层的垂直U型栅极TFET的设计

通过使用工艺计算机辅助设计(TCAD)仿真技术提出了一种新型的带有夹层的垂直U型栅极隧穿场效应晶体管(TFET)结构。该器件是通过优化基于Ge的栅极金属核垂直纳米线TFET结构获得的。通过在沟道中增加重掺杂夹层,器件的平均亚阈值摆幅(SS_(avg))得到了改善;又通过改变器件的源极和漏极材料,器件的开关电流比(I_(on)/I_(off))得到了改善。对夹层的掺杂浓度和厚度以及沟道的高度也进行了优化。最终优化后的器件开态电流为220μA/μm,关态电流为3.08×10^(-10)μA/μm,SS_(avg)为8.6 mV/dec,表现出了优越的性能。与初始器件相比,该器件的SS_(avg)减小了77%,I_(on)/I_(off)增加了两个数量级以上。此外,提出了针对该器件的可行的制备工艺步骤。因此,认为该器件是在超低功耗应用中非常具有潜力的候选器件。

双肖特基势垒型异或非可重构场效应晶体管研究

为在现有RFET产品基础上寻求改进,设计提出一种高集成的双肖特基势垒型异或非可重构场效应晶体管(BSBRFET),不同于传统异或非门电路,只用单个晶体管即可实现异或非逻辑门功能。采用完全肖特基接触,屏蔽掉热电子发射电流,以带带隧穿电流作为正向导通机制;引入浮动源极来存储、积累电荷。遵循BSBRFET工作原理和输出特性一致性,在实验中对其异或非功能做出验证。与传统RFET相比,此器件能实现更低的亚阈值摆幅、更小的反向偏置电流、更高的开关电流比,在能够实现NXOR逻辑功能同时,对于提高输出特性一致性也具有优势。

隧道场效应晶体管静电放电冲击特性研究

随着器件尺寸的不断减小,集成度的逐步提高,功耗成为了制约集成电路产业界发展的主要问题之一.由于通过引入带带隧穿机理可以实现更小的亚阈值斜率,隧道场效应晶体管(TFET)器件已成为下一代集成电路的最具竞争力的备选器件之一.但是TFET器件更薄的栅氧化层、更短的沟道长度容易使器件局部产生高的电流密度、电场密度和热量,使得其更容易遭受静电放电(ESD)冲击损伤.此外,TFET器件基于带带隧穿机理的全新工作原理也使得其ESD保护设计面临更多挑战.本文采用传输线脉冲的ESD测试方法深入分析了基本TFET器件在ESD冲击下器件开启、维持、泄放和击穿等过程的电流特性和工作机理.在此基础之上,给出了一种改进型TFET抗ESD冲击器件,通过在源端增加N型高掺杂区,有效的调节接触势垒形状,降低隧穿结的宽度,从而获得更好的ESD设计窗口.

超薄栅超短沟LDD nMOSFET中栅电压对栅致漏极泄漏电流影响研究

本文研究了90nm CMOS工艺下栅氧化层厚度为1.4 nm沟道长度为100 nm的轻掺杂漏(LDD)nMOSFET栅电压V_G对栅致漏极泄漏(GIDL)电流I_D的影响,发现不同V_G下ln(I_D/(V_(DG)-1.2))-1/(V_(DG)-1.2)曲线相比大尺寸厚栅器件时发生了分裂现象.通过比较V_G变化下ln(I_D/V_(DG)-1.2))的差值,得出V_G与这种分裂现象之间的作用机理,分裂现象的产生归因于V_G的改变影响了GIDL电流横向空穴隧穿部分所致.随着|V_G|的变小,ln(I_D/(V_(DG)-1.2))曲线的斜率的绝对值变小.进一步发现不同V_G对应的1n(I_D/(V_(DG)-1.2))曲线的斜率c及截距d与V_G呈线性关系,c,d曲线的斜率分别为3.09和-0.77.c与d定量的体现了超薄栅超短沟器件中V_G对GIDL电流的影响,基于此,提出了一个引入V_G影响的新GIDL电流关系式.

一种近红外宽光谱CMOS单光子雪崩二极管探测器

本文提出了一种新型近红外宽光谱的CMOS单光子雪崩二极管探测器(SPAD)结构,采用深N阱与P-外延层作为主雪崩区,增强了近红外短波光子探测效率;同时在深N阱内形成两个对称的环状次雪崩区,提高了光谱的响应范围。在0.18μm CMOS工艺下对该新型SPAD结构与传统P+/Nwell结构进行了仿真比较,TCAD仿真结果表明在850nm的近红外短波波段,新型SPAD器件的光子探测效率(PDE)达到19.9%,约为P+/Nwell结构的5倍,且在300nm-1000nm宽光谱范围内器件都能得到较高的响应。此外,由于雪崩区场强低,该新型SPAD器件受带-带隧穿效应(BTBT)影响小,暗计数率(DCR)随过偏压变化小,并且在温度低于20℃时DCR都远小于P+/Nwell结构。