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宏块并行可复用的H.264帧内解码器的VLSI结构设计 被引量：1
1
作者 兰旭光 李兴玉 +1 位作者 温灏 王志刚 《微电子学与计算机》 CSCD 北大核心 2014年第4期75-78,82,共5页
设计通用的宏块并行的H.264帧内解码次序,避免了解码时的数据冲突,进而设计了存储器及计算单元可复用的帧内预测宏块并行解码单元,在解码速度提高的同时,尽量避免了资源的开销.通过对设计的并行解码器速度的测试及DC综合的结果,验证了... 设计通用的宏块并行的H.264帧内解码次序,避免了解码时的数据冲突,进而设计了存储器及计算单元可复用的帧内预测宏块并行解码单元,在解码速度提高的同时,尽量避免了资源的开销.通过对设计的并行解码器速度的测试及DC综合的结果,验证了设计的可复用的宏块并行帧内解码器的VLSI结构有效性,每个宏块解码平均速度到达了113cycles. 展开更多
关键词 宏块并行 帧内解码器 大规模集成电路 H 264
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