高清视频的H．264／AVC帧内预测的ASIC实现

为提高H．264／AVC视频压缩标准中帧内预测的处理速度，满足高清视频的实时编码的要求，本文主要提出了一种基于可重构设计的双通路的模式交替的帧内预测器的ASIC实现方案。在用硬件描述语言（VerilongHDL）实现整个设计的基础上，运用编译仿真工具进行了功能仿真，实验表明，该帧内预测器处理完一个宏块需要720时钟周期，采用时钟频率为200MHz，吞吐量为853Mbit／s，能够满足1920×1080的实时编码要求。