一种干法刻蚀形成高深宽比CIS Deep-P Well IMP掩模的工艺方法的探究

为有效提升CIS(CMOS Image Sensor)器件的FWC(Full Well Capacity),需要将更高能量的DWP IMP注入到更小的space pattern区,相比较单一的光刻胶,引入TRL(TriLayer:PR/Si HM/SOC)并使用干刻方法能有效地形成了high-aspect-ratio(高深宽比,>20)的图案掩模。其中,DPW IMP阻挡掩模可以做到更厚,约4.2μm,DPW pattern的space可以做到更小,约0.2μm。该工艺革新为后续deeper DPW IMP,pixel shrinking,同时提升CIS器件的FWC光素性能提供了可能,针对引入TRL的干刻工艺的主要建立过程予以技术说明。