4 Gbps低功耗并串转换CMOS集成电路

为满足传输数据的高速低功耗的要求,文章设计了一种半速率时钟驱动的二级多路选择开关式的10:1并串转换器。第一级为两个5:1的并行串化器,共用一个多相发生器。多相发生器由五个动态D触发器构成。第二级为一个2:1的并行串化器。采用半速率时钟、多路选择开关结构降低了大部分电路的工作频率,降低了工艺要求,也降低了功耗。通过调整时钟与数据间的相位关系,提高相位裕度,降低了数据抖动。采用1.8V0.18μm CMOS工艺进行设计。用Hspice仿真器在各种PVT情况下做了仿真,结果表明该转换器在输出4Gbps数据时平均功耗为395μW,抖动18s-1。

基于FPGA的全数字上变频系统设计

介绍一种利用新器件特性实现全数字上变频的方法,包括射频频率范围内从基带信号的插值滤波器的设计、载波信号的产生,到针对射频信号高采样率的并行处理方法以及与数模转换器件的接口设计。与传统模拟方案相比,本设计具有更佳的性能、更低的成本和更好的灵活性,可广泛用于电缆调制解调器系统。

基于FPGA的DVI视频发送器设计

针对DVI视频传输的广泛应用,介绍了TMDS的链路结构和编码算法.并针对目前同类设计的不足,提出了一个符合DVI1.0规范的基于Xilinx SPARTAN-6 FPGA的DVI视频发送器的实现方案.该方案通过合理利用芯片原生的TMDS I/O接口、内置的时钟网络和高速并串转换器,基本满足了常见视频显示的要求,达到了利用更少的系统资源实现更高性能的目的.