基于Verilog HDL的并口总线设计与仿真

本文介绍了FPGA/CPLD作为外设挂接在MCU并口总线上的工作原理,使用Verilog HDL进行了模块化设计,并进行了仿真验证,还指出了使用双向端口(inout)和三态门(tri)应注意的问题,以期为相关学者提供参考。

基于LabVIEW的SFP光模块测试平台的设计与实现

介绍了一种利用LabVIEW构建SFP(Small Form-factor Pluggable)光模块测试平台的方法。测试平台通过读写计算机并口来映射地址上的数据,控制并口端口的逻辑电平实现计算机并口模拟I2C总线。计算机利用模拟的I2C总线与SFP光模块实现通信。分析了生产者/消费者结构队列状态机并用于设计中,该设计模式可以及时响应前面板动作或外部事件,并且使得状态机的状态变换更加灵活多变。