一种并行交替采样中时基非均匀信号自适应重构方法

并行采集系统中,通道间时基延迟的不一致性严重降低了系统性能。通过对系统时基误差分量的分析,提出了一种基于自适应控制的非均匀信号重构方法。该方法不需要额外增加校准信号,能在误差估计的同时自动完成信号重构,实时性高;无需重构滤波器,降低了系统设计难度及成本。实验结果表明,经过约250次自适应迭代后,该重构算法能有效估计通道时基误差,具有迭代次数少、运算量小、能动态跟踪时基延迟变化的特点;重构后系统信噪比由原来的33dB提高到48dB,有效位数提高近2.5bit,系统性能得到了大幅提高。

一种新的并行交替采样系统误差估计方法

并行交替采样系统的性能依赖于各通道的精确配合,相对于传统单通道采样系统,其面临更多的系统误差源.未补偿的失配误差将导致采样波形非线性失真、输出信噪比降低以及无伪峰动态范围损失等.本文提出了一种新的并行交替采样系统误差校正方法,在频域利用相邻频率点输出矢量对应信号子空间的旋转关系和正交投影矩阵的唯一性,实现增益误差以及时基误差的精确估计.该方法无需迭代,估计精度较高,对噪声以及偏置误差稳健,并且可以同时完成信号重构.仿真数据的处理结果验证了本文方法的有效性.

基于子空间投影的并行交替采样系统误差估计

并行交替采样技术可以有效解决单片模数转换器(analog-to-digital converter,ADC)转换速率与量化精度间的矛盾,但是多通道间的失配误差将严重降低系统性能。提出了一种基于子空间投影技术的系统误差估计方法,利用多通道时延对应的频域线性相位矢量与噪声子空间的正交特性实现增益误差以及时基误差的精确估计。该方法迭代次数少,估计精度较高,对噪声以及偏置误差稳健,并且可以同时完成信号重构。仿真数据的处理结果验证了该方法的有效性。

基于数字后处理算法的并行交替采样ADC系统

为了在现有的模/数转换(ADC)芯片的技术条件下提高模/数转换系统的性能,在并行交替采样系统失配误差修正算法的基础上,研制了8-bit 4-Gsps并行交替采样ADC系统。该系统中4个1-Gsps ADC通道并行采样同一模拟信号;以锁相环和可调延迟线芯片为核心,组成低jitter、低skew的多相时钟产生电路,为各ADC通道提供交替采样时钟;在FPGA芯片双倍速I/O和内部集成锁相环的支持下,使用单片FPGA芯片接收ADC系统产生的高速并行数据,并完成数据同步、重排和缓存,通过USB接口读出。基于模拟数字混合滤波器组的数字后处理算法修正了各ADC通道间的增益、偏置和采样间隔三种失配误差。测试结果表明,该并行交替采样ADC系统在4-Gsps采样率下,对200 MHz与803 MHz正弦波信号分别达到6.89 b与5.81 b的ENOB以及51.81 dB和51.13 dB的SFDR,接近ADC芯片手册给出的性能。

一种并行采样中的自适应非均匀综合校准方法

并行交替采样中的时间非均匀和幅度非均匀误差严重影响系统性能.本文提出一种基于自适应控制的综合校准方法,同时进行时基、增益和偏置误差的估计,并在估计过程中自动完成校正;采用分数延时滤波器实现时基误差的校正,降低了设计难度与成本.系统校正性能和实时性高,不需要增加额外的校准信号,可以自动跟踪因老化或环境因素导致的误差参数变化.

一种高速并行采样实时校正方法研究

并行交替采样带来的非均匀误差严重影响采集性能。本文建立了并行交替采集系统的数学模型,实现了一种幅度非均匀误差校正的归一化算法,在误差校正系统中引入可程控参考校正源,再利用查表法同时校正系统的偏置和增益失配误差,然后对时间非均匀性参数进行估计,并通过高精度可编程时钟延时网络对其修正。实验结果表明,该校正方法实时性好,降低了硬件设计难度和成本,提高了系统性能。

一种并行交替采集系统通道失配自适应盲校准方法

通过对并行交替采集系统中通道失配误差影响的分析，提出了一种基于自适应估计的非均匀信号校准方法。该方法不需要额外增加校准信号，能在日常工作的同时自动完成误差估计，实时性高；使用变步长自适应算法，提高运算速度；无需时延滤波器，降低了系统设计难度及成本。实验结果表明，该校准算法能有效补偿通道失配误差，具有迭代次数少、运算量小、能动态跟踪误差变化的特点。

一种超高速并行采样技术的研究与实现

并行采样技术是提高实时采样率的一种重要手段。基于时间交替并行采样技术,设计了一种由3Gsps采样率的模数转换器实现双通道6Gsps采样率的数据采集系统,重点对高速采样时钟分相延迟控制与同步时钟传输处理、基于IDDR的高速数据流分相处理、基于FIFO高速缓存与基于DDR2深存储的双重构架、板级设计的信号完整性等关键技术进行了详细探讨,同时对系统的软件架构也进行了介绍,最后给出信号实时数据采集的实验结果,并对系统的信噪比和有效位数进行了详细分析,得出系统的性能指标达到了同类产品水平。

一种时间交替采样的非均匀时延估计技术

给出了一种时间交替采集系统各通道非均匀采样时延偏差的估计方法,分析了非均匀采样信号的频谱特性,介绍了非均匀采样信号时延估计原理。仿真结果表明,该算法可显著提高数据采集系统的性能。

时间交替模数转换器采样时间失配校正方法的研究

时间交替模数转换器(TIADC)是近几年来实现高速数据采集的重要方法,由于能最大限度提高实时采样速率并便于硬件实现,已经普遍用于商业应用中.本文对时间交替模数转换器的采样时间失配误差产生原因及影响进行分析,并对一种双通道的基于相位误差估计的梯度的采样时间失配误差的校正方法进行研究和说明,可以看到该自适应算法是鲁棒的,在不同的奈奎斯特区域中都能收敛于最优值.

高速非均匀采样信号的重构方法

并行交替采样中通道间的时基偏差易导致采样非均匀,且现有的信号重构方法运算量较大,容易使采集性能迅速下降。通过分析信号的频谱特征,提出了一种实时性较高的双通道并行采样重构算法;并采用FFT算法及反傅里叶变换对通道时基误差进行了实时校正。实验结果验证了该算法的可行性。

新型超宽带探地雷达数字采样接收机设计

基于探地雷达应用,结合等效时间采样技术和实时采样技术的优点,提出了一种新的超宽带等效数字采样技术。该采样技术不需要采用集成模数转换(A/D),而是通过对模拟信号进行1比特并行时间交替采样和均匀量化来实现模数转换的功能。基于该技术思想,利用一片现场可编程门阵列(FPGA)研制出具有等效4.096GHz采样率、7位精度模数转换功能的超带宽探地雷达数字采样接收机。电路结构紧凑,功耗低于1.5W.实测结果表明:该接收机的模拟带宽达500MHz,具有很低的量化噪声,能很好的重构输入信号。同时,该接收机具有很好的性能,能满足超宽带探地雷达的要求。

并行模拟数字转换器系统设计与实现

介绍了一种并行模拟数字转换器系统的设计与实现,该系统采用4片A/D并行交替采样,采样速率可达200MHz,分辨率可达到12bit。给出了方案构成的硬件系统设计,并详细阐述了各硬件系统平台的具体构成。针对通道失配问题,在FPGA内部实现了通道失配误差的测量。该系统的实现对超高速并行采样技术的研究具有一定的指导意义,且该平台的构建在工程应用上具有一定的通用性。

基于特高频传感器的局部放电信号并行采集系统设计

针对传统局部放电信号采集系统采样率低、采样率不可灵活配置导致局部放电脉冲信号时域波形特征提取误差较大的问题,设计了一种用于特高频传感器的局部放电信号并行采集系统。系统以Xilinx 7系列FPGA为主控芯片、四片最高采样率为250 MHz的ADC芯片通过分时交替并行采样技术实现最高1 GHz的采样率。系统在特高频传感器的基础上,主要分析并校正了由分时交替并行采样技术引入的偏置失配误差、增益失配误差和时延失配误差。仿真及实验结果表明,该系统能够采集到高精度的局部放电信号包络,并且在100 MHz带宽范围内无杂散动态范围(SFDR)提高到35 dB。

一种超高速数据采集与分析系统设计

介绍了一种采样速率可达到3GSPS的超高速数据采集与分析系统,在分析信号采样理论和相关技术的基础上,给出了系统硬件电路设计方案,并重点对各主要部分电路设计进行了详细阐述。软件实现方面,完成了高速数据的串并转换模块以及FFT谱分析功能模块的设计。由于采用了ADC+FPGA+DSP的架构,使得该系统具有较强的通用性。

高速数据采集系统中触发点同步技术研究

在高速数据采集系统中,并行时间交替采样会引起触发抖动,导致系统整体性能的下降。本文首先分析了触发抖动出现的原因,接着提出了一种基于FPGA硬件,利用时间扩展电路的触发点同步技术来降低触发抖动,最后进行了误差分析,并给出了采用该技术的实验结果。结果表明,触发点同步技术可以有效的降低触发抖动,同时相比较以往的软件查询算法,可以并行于采集过程完成触发点同步,因此不需要耗费额外的时间,并且也不会影响系统的整机性能。

高速深存储数据采集系统研究与设计

存储深度表征了示波器在最高实时采样率下连续采集并存储采样点的能力。提高存储深度有助于提高系统分析波形细节的能力,但同时也会导致系统响应速度的下降。基于超高速并行采样和波形快速定位与缩放等技术,设计了实时采样率高达6 Gs/s,存储深度高达512 Mpts的高速深存储数据采集系统,重点提出了一种深度存储条件下的波形快速定位与缩放技术,以解决提高深度存储所带来的响应速度慢、波形捕获率低等问题。最后给出信号实时数据采集的实验结果。结果表明运用波形快速定位与缩放技术,系统响应速度大幅提高,可以快速定位并显示用户所关心的波形细节,提高示波器的性能。

用于中红外痕量气体检测的光电信号高速采集系统设计

在中红外波段,大多数气体分子吸收光谱的线宽都很窄,因此红外光电探测器输出信号为窄脉冲信号。对此脉冲信号的处理要求前置放大器必须兼具精度与速度,而对放大器输出信号的采集也需要在保证带宽的情况下尽量提高数字化的精度。本文中设计了高速并行采样电路,利用两片双通道高速ADC实现了1GSPS的采样速度与12bit的垂直分辨率。信号链的最后一环是FPGA数据处理电路,我们应用CORDIC算法对采集系统的时间误差进行了校正。本文最后给出了光电信号高速采集电路的设计与测试结果,在输入参考信号频率为100MHz时,采集系统整体信噪比达到60d B,无杂散动态范围达到70d B。

TIADC系统误差自适应估计及补偿方法

时间交替并行采样模数转换器结构(TIADC)是提高系统采样率的一种有效方法。TIADC结构的实现过程中不可避免的会引入时间失配误差、增益误差和偏置误差从而导致系统的信噪比降低。针对上述问题,提出一种基于可变步长最小均方算法(VSS-LMS)的TIADC失配误差自适应估计方法。该方法可以同时完成对时间失配误差和偏置误差的估计,并根据估计得到的失配误差参数对失配误差进行校正。仿真结果表明,该自适应估计方法每通道仅需要不超过128个采样点即可以完成对失配误差的估计。最后在实际的时间交替并行采样系统中验证了该算法的有效性,该算法可以使得校准后的并行采样系统的信噪比提高20 dB。仿真与实验结果表明,所提出的算法可以有效提高TIADC系统的性能。

TIADC高速数据捕获和时间失配补偿的FPGA实现

时间交错并行采样模拟数字转换器(TIADC)模拟前端特有的多通道分时交替采样结构不可避免地引入了通道失配问题,并且给其后端多通道高速数据的捕获、缓存和处理带来了很大的设计挑战。本文针对上述技术难题,利用FPGA和SoPC技术特点,着重开展模块化TIADC通用数字后端系统设计技术研究。分别实现了对TIADC系统模拟前端多通道分时交替高速输出数据的实时捕获、多通道拉格朗日时间失配实时数字后补偿、数据的存储及传输等功能。分析表明,本文提出的数字后端系统设计方案具有良好的通用性,其模块化特性易于拓展并适用于不同的TIADC系统架构。测试结果表明本文实现的4*80MS/s12bit TIADC数字后端系统工作稳定,采用6阶拉格朗日插值滤波器使系统获得了平均25dB的SFDR性能提高。