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题名一种应用于不可分层LDPC码的并行分层译码算法
被引量:4
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作者
郭琨
黑勇
周玉梅
乔树山
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机构
中国科学院微电子研究所专用集成电路与系统实验室
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出处
《电子与信息学报》
EI
CSCD
北大核心
2010年第8期1956-1960,共5页
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文摘
该文针对"不可分层"LDPC码无法利用分层算法进行译码的问题,提出了一种并行分层置信度传播(Parallel-Layered Belief-Propagation,PLBP)译码算法。与传统分层算法不同,该算法在译码时并行进行各层更新,串行进行层内各行更新。这种译码机制使得同一变量节点在各层内不同时进行更新,从而实现各变量节点在一次迭代中分层递进更新的算法目标。仿真表明,在不增加译码复杂度的情况下,该文提出的PLBP算法与传统的洪水算法相比,误码性能更优,而且所需要的平均迭代次数降低了约50%。此外,PLBP算法采用了合并的节点更新运算,最终使该算法达到的译码速度约为洪水算法的4倍。
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关键词
LDPC码
不可分层
并行分层译码
中国移动多媒体广播
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Keywords
LDPC codes
Non-layered
Parallel-layered decoding
CMMB
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分类号
TN911.22
[电子电信—通信与信息系统]
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题名采用并行分层译码的LDPC译码器设计研究
被引量:2
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作者
姚远
叶凡
任俊彦
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机构
复旦大学专用集成电路与系统国家重点实验室
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出处
《计算机工程与应用》
CSCD
2012年第4期56-60,共5页
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基金
国家科技重大专项(No.2011ZX03004-001-02
2009ZX03006-009)
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文摘
基于并行分层译码算法的LDPC译码器可以使用较小的芯片面积实现较高的译码速率。提出一种基于该算法的译码器硬件设计方法。该设计方法通过使用移位寄存器链,来进一步降低基于并行分层译码算法的译码器芯片面积。该硬件设计使用TSMC65nm工艺实现,并在实现中使用IEEE802.16e中的1/2码率LDPC码。该译码器设计在迭代次数设置为10次时可实现1.2Gb/s的译码速率,芯片面积1.1mm2。译码器设计通过打孔产生1/2至1之间的连续码率。
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关键词
LDPC译码器
准循环码
并行分层译码结构
移位寄存器链
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Keywords
LDPC decoder
quasi-cyclic codes
parallel layered decoding architecture
shift register chain
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分类号
TN919.3
[电子电信—通信与信息系统]
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题名LDPC码的交替迭代分层置信传播译码
被引量:1
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作者
姜小波
李芳苑
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机构
华南理工大学电子与信息学院
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出处
《电路与系统学报》
北大核心
2013年第1期423-426,431,共5页
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基金
国家自然科学基金(60976031)
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文摘
低密度奇偶校验码(LDPC)通过迭代译码算法进行译码,例如置信传播算法(belief-propagation)便是其中一种译码方式。标准BP算法是并行译码,在更新所有校验节点及比特节点过程中,使用上一次迭代的更新信息。为了提高一定迭代次数下的收敛速度,在研究不同算法的基础上,如Layered BP算法(LBP)和Shuffled BP算法(SBP),通过改变节点的更新顺序,提出了改进的shuffled迭代译码算法。相对于普通的SBP算法,文章所提改进型SBP算法是传统置信传播收敛速度的两倍,并且在保持性能的同时降低复杂度。最后给出了CMMB标准下LDPC码的仿真结果。
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关键词
低密度奇偶校验码
迭代译码
并行分层译码
置信传播
CMMB
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Keywords
LDPC
Iterative decoding
Parallel-layered decoding
belief-propagation
CMMB
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分类号
TN911.22
[电子电信—通信与信息系统]
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