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题名基于并行前缀结构的十进制加法器设计
被引量:1
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作者
王书敏
崔晓平
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机构
南京航空航天大学电子信息工程学院
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出处
《电子科技》
2016年第6期19-21,25,共4页
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文摘
针对硬件实现BCD码十进制加法需要处理无效码的问题,设计了一种基于并行前缀结构的十进制加法器。该十进制加法器依据预先加6,配合二进制加法求中间和,然后再减6修正的算法,并将减6修正步骤整合到重新设计的减6修正进位选择加法器中,充分利用并行前缀结构大幅提高了电路运算的并行度。采用Verilog HDL对加法器进行实现并利用Design Compiler进行综合,得到设计的32位,64位,128位的十进制加法器的延时分别为0.56 ns,0.61 ns,0.71 ns,面积分别为1 310μm2,2 681μm2,5 485μm2。
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关键词
十进制加法
并行前缀结构
减6修正进位选择加法器
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Keywords
decimal addition
parallel prefix structure
carry select adder of subtraction 6
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分类号
TP332.21
[自动化与计算机技术—计算机系统结构]
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