面向嵌入式的卷积神经网络硬件加速器设计

近年来,随着神经网络模型越来越复杂,针对卷积神经网络推理计算所需内存空间过大,限制其在嵌入式设备上部署的问题,提出一种动态多精度定点数据量化硬件结构,使用定点数代替训练后推理过程中的浮点数执行卷积运算。结果表明,采用16位动态定点量化和并行卷积运算硬件架构,与静态量化策略相比,数据准确率高达97.96%,硬件单元的面积仅为13740门,且内存占用量和带宽需求减半。相比Cortex M4使用浮点数据做卷积运算,该硬件加速单元性能提升了90%以上。

(2,1,7)维特比译码器的并行算法实现

在卫星通信中，高、中速卷积码的应用极为广泛，译码器的硬件实现一直受速度的制约，随着微电子技术的发展，可编程器件的广泛使用，对于中高速(2，1，7)卷积编码的Viterbi(维特比)译码器，完全由硬件实现已成为可能。在并行算法设计中，ACS运算器的硬件规模占了整个译码器硬件的一半以上，如果在FPGA(可编程门阵列)中使用多路复用技术来实现(2，1，7)Viterbi译码，可以减少约2／3的器件规模。