FPGA的多路数据并行录取和时序资源优化

PCIe总线在雷达系统中应用日益广泛，但FPGA内部集成的PCIe硬核数量有限，难以满足雷达并行录取多种数据的需求。为此，本文提出了一种改进的PCIe DMA数据传输方法，利用Xilinx FPGA集成的单个PCIe硬核实现了多路数据在高速传输情况下的并行录取。针对实现过程中遇到的时序问题，提出了采用多级FIFO级联方法进行时序优化。依据Xilinx FPGA的时钟网络特点，对时钟资源进行优化，便于日后系统的扩展和升级。

多数据高速并行录取系统软件平台设计

为满足雷达系统对多种类型数据的高速传输录取的需求,文中设计了一种基于PCIe总线的多数据高速并行录取的系统软件平台。平台采用Win Driver开发PCIe驱动程序实现上位机程序对硬件的操控,上位机程序采用多线程技术,设计了一种合理高效的通信流程与驱动程序进行交互,以满足3种雷达数据的高速并行录取。经测试,该平台运行稳定,数据传输录取速率满足要求,录取数据经过事后回放软件能够回放出正确波形,保证了数据录取的正确性。