集成电路并行测试仪控制系统设计及其FPGA实现

以FPGA为硬件平台,利用Verilog HDL语言对并行测试设备的控制系统进行RTL建模设计,在VCS平台下搭建测试平台对系统进行功能性仿真验证。利用Quartus II对项目进行编译、综合、时序分析和调试,生成RTL电路图,并下载到FPGA中进行硬件实现。实验结果表明,该设计成功实现了RFID晶圆并行测试仪的控制系统功能,这对于芯片生产商和测试厂商都具有重要的意义。