P+P:同步时序电路的并行码和并行故障模拟器

开发的一个新的快速故障模拟器Ｐ＋Ｐ．该模拟器使用了并行码与并行故障模拟算法，实现了同步时序电路故障模拟的两路并行性．采用了全局故障分组、锥形操作、电路级化及改进的组号ＩＤ等技术．Ｐ＋Ｐ已在ＳＵＮＳＰＡＲＣ－２工作站上实现，运行了大部分的ＩＳＣＡＳＢｅｎｃｈｍａｒｋ同步时序电路．最后给出了实验结果．

GPS L5并行码相位捕获算法仿真分析

GPS L5信号是GPS现代化中一个新的民用信号。基于此,从Galileo信号及其捕获算法的简单分析引入GPS L5信号并行码相位搜索的研究,并对GPS L5信号的捕获进行仿真分析。通过研究表明,在GPS L5并行码信号捕获中,双信道并行码相位搜索算法的捕获能力最强但计算量最大。pilot channel并行码相位搜索算法的计算量与data channel并行码相位搜索算法的计算量相同,但捕获能力比双信道并行码相位搜索算法强。

一种基于比特量化的GPS并行码捕获算法

针对GPS L1信号的软件接收机(SDR)的快速捕获问题,设计了GPS信号并行码相位搜索捕获的优化算法。首先分析了FFT并行码相位搜索捕获的理论模型,由本地C/A码功率谱频谱分布特点,使用前半频域范围内的信息,进行算法的初步优化;在此基础上采用比特量化方法量化数据信号,使单个计算机储存单元存储多路二进制量化数据,实现对多路数据的并行处理。实验证明改进的并行码相位搜索捕获算法极大地提高了捕获速度,是改进前的5倍,尽管有较少信号强度的衰减,但不影响捕获的正确性,实现了GPS信号的快速捕获。

基于m序列采样性质的并行扰码方法

为了解决目前SDH通信中并行拢码方法存在的不足,提出了一种新的并行扰码方法。将并行扰码处理过程归结为对m序列的采样过程。当采样间隔为2的幂次时,m序列的采样子序列与原序列具有相同的生成多项式,只是起始状态不同。利用这一性质,并行扰码处理器可分解为数个并行位宽更小的并行扰码器,从而提高了运行速率。该处理器结构简单,不占用硬件寄存器资源,能更好地满足高速传输系统中的时序要求。用FPGA实现了该方法并在实际中得到了验证。

并行帧同步扰码器的扩充比特设计法

在递推公式并行扰码处理方法的基础上,提出了一种使用扩充比特进行帧同步扰码器设计的新方法·利用扰码序列的周期性原理,从理论上证明了并行扰码复杂度与扰码生成多项式的具体形式无关·无需计算并行扰码递推公式,简化了解扰码器的设计过程,只须用深度与生成多项式阶数相关的存储器和少量的读写控制逻辑就可以实现对任意字宽解扰码处理·该方法在FPGA设计与实现中得到了验证,实现了高效和低复杂度.采用该方法的处理模块已在光通信传输网前端处理系统中得到了应用·

帧同步扰码器的并行化技术

在同步数字系列（ＳＤＨ）的集成系统中，需要用到并行扰码技术。本文提出了一种扩展矩阵的方法，使传统的矩阵法可以用来实现任意路数的并行扰码器。本文还提出了一种新的实现并行扰码的方法──延时因子法。由此实现的ＳＤＨ８路并行扰码器已被用于专用集成电路中。

并行级联LDPC码译码迭代终止准则研究

提出了两种低复杂度的终止准则,以用于降低PCGC(并行级联Gallager码,parallel concatenated gallager code)的译码器运算量。这两种准则通过观察边信息方差的改变情况,来判断是否终止译码器迭代。计算机仿真结果证明,这些终止准则可有效地降低译码器运算量,且不影响译码器误比特率性能。

并行扰码和解扰的实现

文章提出了一种使用软件实现并行输出任意宽度扰码的算法,解决了传统的串行输出扰码计算繁琐、不适用于高速信号处理的问题。该算法可以使用c语言等各种语言在FPGA、DSP等各种处理器上实现,具有很高的移植性和实用性。

并行级联空时格码与Hybrid ARQ联合纠错研究

对并行级联空时格码(PC-STTC)与hybridARQ协议联合纠错方案的性能进行了研究.提出了并行级联空时码与hybidARQ结合的方案,采用turbo迭代译码方式,对于重发帧采用编码合并与最大比例合并(MRC)分集结合.通过montecarlo仿真,研究该方案在准静态平坦Rayleigh信道和平坦快衰落Rayleigh信道下的性能,并与另外两种方案进行吞吐效率对比.

基于恒虚警准则的伪码并行捕获门限设置

对含有非相干累加处理的伪码并行捕获算法,其检验量服从中心χ2分布,难以获得门限的闭合表达式。常见的门限设置方法存在无法保证虚警概率的问题。本文提出一种基于恒虚警率(Constant false alarm rate,CFAR)准则的门限设置方法。在分析检验量统计特性的基础上,利用高斯分布合理地近似真实分布,得到高斯近似门限,并对不同虚警概率和非相干累加次数组合下的真实门限与高斯近似门限之间的误差进行分析和归纳,得到了参考门限的闭合表达式。仿真结果表明使用该门限设置法进行捕获判决,得到的虚警概率符合恒虚警概率准则,并能保证系统要求的虚警概率指标。

面向码通并行的JPEG2000实时码流控制算法

为了提升基于码通并行的熵编码速度,提出了一种新的实时码流控制算法.该算法采用基于码通失真权重的失真模型估计失真,并行地调整三码通斜率,将斜率调整后的预备截断码通信息存储在查找表1中,并将预备截断点在表1中的首地址和最后一个截断码通相对于该地址的偏移量存储在查找表2中,通过更新和搜索两张查找表,动态地生成斜率门闸.实验结果表明,该算法节省了存储面积,减少了存储器访问次数,降低了计算复杂度.与JPEG2000评估软件模型相比,使用该算法重构的图像质量只下降了大约0.3 dB,在低比特图像压缩情况下,码通并行的熵编码执行时间可减少50%以上.

脉冲干扰下的星间扩频码域并行捕获性能研究

星间链路的高动态给星间扩频信号带来高达几百kHz的多普勒频偏,本文提出一种利用卫星历书进行多普勒预估计与码域并行捕获相结合实现星间扩频信号捕获的算法。同时,常规的高斯白噪声下捕获概率分析对空间电磁脉冲不具有针对性,本文利用Possion分布对空间电磁脉冲干扰进行建模,对该并行捕获的捕获概率、捕获时间的影响进行了研究,表明该算法在信干比为-7.4dB时,捕获概率仍在90%以上,适于星间扩频信号的捕获。

并行级联Gallager码的动态最大外迭代次数译码方案的研究

PCGC(Parallel Concatenated Gallager Code,并行级联Gallager码)是将LDPC(Low Density Parity Check,低密度奇偶校验)码运用于并行级联编码形式而得到的一种新型编码,它的译码器采用双层迭代的形式。传统的PCGC译码器采用FMSIN(Fixed Maximum Super Iteration Number,固定最大外迭代次数)的方案,在信道SNR(Signal-to-NoiseRatio,信噪比)较低时会导致译码器平均迭代次数,也即译码器复杂度偏高。针对于此,本文提出一种根据信道信噪比状况动态调整译码器中最大外迭代次数的方案,并通过计算机仿真,验证了运用此方案后,译码器复杂度可得到较大程度的降低。

并行级连码设计方法的研究

本文在引入了分组码的一些基本概念之后,利用等价分组码分析了并行级连卷积码(Turbo码)的性能,指出为了使并行级连码发挥最佳性能,应采用反馈卷积码作为成员码,在这种情况下,误码率同交织器长度的倒数(1/N)成正比。这些结论为进一步构造性能优良的好码提供了理论指导。

一种新颖的并行级联LDPC码译码算法

针对传统的并行级联低密度奇偶校验码(PCGC)译码算法采用串行算法导致译码延迟大,难以在实时通信系统中应用的问题,提出了一种新颖的PCGC码译码算法,该算法通过对各子码进行并行消息迭代,对相同的信息位进行变量消息联合更新,实现了PCGC码的并行译码。理论分析和仿真结果表明,提出的PCGC码译码算法相较于传统译码算法译码延迟降低,信噪比较低时误码率性能弱于后者,信噪比较高时,误码率性能优于后者。

带有并行分支的级连网格空时码研究

系统研究了带有并行分支的级连网格空时码,提出通过减少网格空时码状态数,来降低串行级连空时编码系统编译码复杂度的方案.给出级连空时码的设计方法,包括带有并行分支的网格空时码的设计以及对应外码的和交织器的选择.利用联合界的概念,分析其在准静态衰落信道下的性能.仿真显示,带有并行分支的级连网格空时码,不仅可有效地降低系统编译码复杂度,同时还具有较好的抗衰落性能.

基于SATA接口的并行扰码实现

通过对SATA协议和扰码原理的分析,在串行扰码的基础上,实现了一种基于SATA接口的并行32 bit扰码和解扰算法。数据传输速度快、时延小、更稳定,并行扰码比串行扰码能更好地满足SATA接口的高速传输时序。最后在FPGA上使用VHDL语言编程,对模块进行了验证。

一种新型的样本并行JPEG2000编码器EBCOT体系

提出了一种新型的用于JPEG2000的、基于样本并行(sample-parallel)的低时钟数EBCOT编码器体系,有效降低了处理时间。体系包括1个每周期完成4个样本编码的位平面编码器,和3个每周期完成2位比特编码的内容自适应二进制算术编码器。其中的位平面编码器在码通并行(pass-parallel)的基础上进一步并行了每列4位样本的编码操作。二进制算术编码器通过采用流水线技术来匹配位平面编码器的高吞吐量。

帧同步扰码器的并行化技术

在高速传输系统如ＳＤＨ中，需要用到并行扰码技术。而且提出了一种扩展矩阵的方法，使传统的矩阵法可以用来实现任意路数的并行扎码器。本文还提出了一种新的实现并行扰码的方法──延时因子法，由此实现了ＳＤＨ八路并行扰码器。

并行扰码技术及其在光缆传输系统中的应用

首先介绍了扰码器的基本概念，然后着重论述了FSS、DSS、SSS三类扰码器及其在各种光缆传输系统环境中的应用，其中详细讨论了三类扰码器并行工作方式。最后指出采用先进的并行扰码技术，不但可以降低对于集成电路工作速率的要求，而且可以实现现有集成技术难于实现的高速率信号扰码。