基于重构技术的并行乘法累加器结构

实时信号处理系统要求数字信号处理器具有更高的速度和更低的功耗。文章提出的新型乘法累加器,具有在不同模式下分别处理16位与32位数据,或16位与32位数据混合运算能力。本运算结构采用由三个16位乘法器重构一个32位运算单元,可调用其中一至三个乘法累加模块处理不同精度的数据达到了高速度、低功耗的设计要求。在32位工作模式下数据处理速度可以达到16位乘累加器的水平。

吉赫兹DAC测试电路的设计与实现

设计并实现了应用于2.8 G高速DAC芯片的内部测试电路,该电路输出两路线性斜坡信号作为DAC模块的输入数据,DAC模块将其合成为一路线性斜坡信号输出。通过设计实验和多种设计方案优缺点比较,该测试电路最终采用两路并行累加器架构,克服了传统累加器结构无法用于高速电路的固有缺陷。在65 nm工艺下,基于此测试电路设计了测试芯片并进行了流片验证。测试结果表明:测试芯片整体可达到2.8 G SPS的测试速度,实现了对吉赫兹DAC全扫描测试的设计目标。