累加交叉并行级联单奇偶校验码的低复杂度译码算法

累加交叉并行级联单奇偶校验(A-CPSPC)码是一种新的纠错编码,其编码结构简单并具有较好的误比特率性能。该文针对A-CPSPC码的局部编码结构提出了一种低复杂度的最大后验(MAP)局部译码算法,该方法利用基于双向消息传递原则的和积算法(SPA)进行局部译码,消除了短环对局部译码性能的影响。分析及仿真表明,传统的置信传播算法并不适用于A-CPSPC码,该文提出的局部译码算法与基于BCJR算法的局部译码算法的性能一致,且复杂度更低。

一类低密度奇偶校验码的设计

低密度奇偶校验码(LDPC)是哥拉格于1962年提出的一种性能非常接近香农限的好码,并被MacKay和Neal两度重新发现,且证明了它在与基于BP(Belief Propagation)的迭代译码算法相结合的条件下具有逼近Shannon限的性能。LDPC码的优异的性能及其在信息可靠传输中的良好应用前景,成为当今信道编码领域最瞩目的研究热点。笔者选用国际电信联盟推出的一种方案,设计了一类低密度奇偶校验LDPC(LowDensityParityCheck)码。设计是针对分组块长为276比特,码率为0.7572,采用了6位量化方案。根据可编程逻辑器件(CPLD)的结构特点,提出了LDPC码的译码器结构和相应的编码器结构及其具体实现方案,并对编码方案进行了严密推导。该LDPC码适合用于ADSL传输。

基于GPU的低密度奇偶校验码译码加速技术

随着通信技术的发展,通信终端逐渐采用软件的方式来兼容多种通信制式和协议。针对以计算机中央处理器(CPU)作为运算单元的传统软件无线电架构,无法满足高速无线通信系统如多进多出(MIMO)等宽带数据的吞吐率要求问题,提出了一种基于图形处理器(GPU)的低密度奇偶校验(LDPC)码译码器的加速方法。首先,根据GPU并行加速异构计算在GNU Radio 4G/5G物理层信号处理模块中的加速表现的理论分析,采用了并行效率更高的分层归一化最小和(LNMS)算法;其次,通过使用全局同步策略、合理分配GPU内存空间以及流并行机制等方法减少了译码器的译码时延,同时配合GPU多线程并行技术对LDPC码的译码流程进行了并行优化;最后,在软件无线电平台上对提出的GPU加速译码器进行了实现与验证,并分析了该并行译码器的误码率性能和加速性能的瓶颈。实验结果表明,与传统的CPU串行码处理方式相比,CPU+GPU异构平台对LDPC码的译码速率可提升至原来的200倍左右,译码器的吞吐量可以达到1 Gb/s以上,特别是在大规模数据的情况下对传统译码器的译码性有着较大的提升。

Comtech AHA发布DVB—S2低密度奇偶校验码

Comtech AHA公司(AHA)5月17日宣布已经推出低密度奇偶校验码(LDPC)前向纠错码(FEC)编码器和解码器，这种编解码器与DVB—S2完全兼容，在Altera Stratix Ⅱ FPGA中，它最高可以支持每秒100Mbits的数据速率，并且支持所有的编码方式，帧长和DVB—S2规范中用到的调制方案。芯片内部与LDPC编解码内核级联使用了BCH外部编码模块．它可以降低误码基面，提高系统的可靠性。Comtech AHA DVB—S2 LDPC编解码芯片内部实现了一个带有交织器的编码器、

一种新颖的并行级联LDPC码译码算法

针对传统的并行级联低密度奇偶校验码(PCGC)译码算法采用串行算法导致译码延迟大,难以在实时通信系统中应用的问题,提出了一种新颖的PCGC码译码算法,该算法通过对各子码进行并行消息迭代,对相同的信息位进行变量消息联合更新,实现了PCGC码的并行译码。理论分析和仿真结果表明,提出的PCGC码译码算法相较于传统译码算法译码延迟降低,信噪比较低时误码率性能弱于后者,信噪比较高时,误码率性能优于后者。

并行级联LDPC码译码迭代终止准则研究

提出了两种低复杂度的终止准则,以用于降低PCGC(并行级联Gallager码,parallel concatenated gallager code)的译码器运算量。这两种准则通过观察边信息方差的改变情况,来判断是否终止译码器迭代。计算机仿真结果证明,这些终止准则可有效地降低译码器运算量,且不影响译码器误比特率性能。

并行级联Gallager码的动态最大外迭代次数译码方案的研究

PCGC(Parallel Concatenated Gallager Code,并行级联Gallager码)是将LDPC(Low Density Parity Check,低密度奇偶校验)码运用于并行级联编码形式而得到的一种新型编码,它的译码器采用双层迭代的形式。传统的PCGC译码器采用FMSIN(Fixed Maximum Super Iteration Number,固定最大外迭代次数)的方案,在信道SNR(Signal-to-NoiseRatio,信噪比)较低时会导致译码器平均迭代次数,也即译码器复杂度偏高。针对于此,本文提出一种根据信道信噪比状况动态调整译码器中最大外迭代次数的方案,并通过计算机仿真,验证了运用此方案后,译码器复杂度可得到较大程度的降低。

基于GPU的LDPC译码器设计

为了提高低密度奇偶校验码(LDPC)译码器的译码速度,提出了一种基于图形处理单元(GPU)加速的并行LDPC译码方案。该方案基于对数似然比(LLR-BP)译码算法进行设计,针对算法的可并行部分采用并行度更高的边并行译码方案,以降低译码延迟并提高了GPU的线程利用率。此外,通过优化线程分配策略,将变量节点更新的信息存储在访问成本更低的共享内存中,减少了消息传递过程中对全局内存的依赖。实验结果表明,所提方案的译码速度分别是传统的节点并行译码和边并行译码方案的2.8倍和1.2倍,满足高速通信系统的需求。

低密度奇偶校验码迭代译码算法的误码平台特性

为研究低密度奇偶校验(LDPC)码在采用不同译码算法时的误码平台特性,利用硬件仿真系统实际测试数据,对LDPC码采用不同迭代译码算法的误码平台特性进行统计分析。分析结果表明:LDPC码采用和积(SP)算法或修正最小和(MMS)算法译码失败后,残留错误比特数目一般很小;因此,LDPC码可作为级联码的内码,实现极低的误比特率。与MMS算法相比,SP算法译码后错误码字中的残留错误比特通常更少,更适合级联码。基于上述分析设计的级联码可以在较低的门限下实现低于10-10的误码率。

一种光通信中基于LDPC码的新颖级联码

基于SCG(4,k)码的构造方法对SCG-LDPC码进行优化改进,构造一种适用于光通信系统的新颖LDPC(3969,3720)码,通过增大其码长,构造码率为95.1%的新颖SCG-LDPC(6561,6240)码,使其码率更符合光通信系统的高码率要求。并用SCG-LDPC(6561,6240)码与码率为94.5%的BCH(127,120)码进行级联,构造出一种新颖的BCH(127,120)+LDPC(6561,6240)级联码。仿真分析表明:在误码率为10-7时,新构造的BCH(127,120)+LDPC(6561,6240)级联码的净编码增益比已广泛应用于光通信系统的经典RS(255,239)码和SCG-LDPC(6561,6240)码分别提高了2.27dB和0.49dB。因而该级联码更适合于光通信系统。

一种面向FPGA实现的LDPC编码可配置并行架构设计

为满足星载超高速数传设备FPGA实现的需求,充分利用FPGA器件工作处理时钟频率不高但可用并行资源丰富的特点,根据LDPC结构特性,设计一种基于FPGA的N位可配置的LDPC编码通用并行架构,它具有通用性强、传输速率高、传输延时低的特点。此外,从理论上分析并行架构与传统串行架构的等价性,并详细推导并行度N与速率及硬件资源的限制关系。最后以N=8为例,在FPGA开发平台实现吞吐量为2.5 Gbps的LDPC编码,验证架构的可行性。

级联编码MIMO系统的迭代检测算法

针对BCH-LDPC级联编码的MIMO系统,提出一种外码译码反馈联合迭代检测译码算法。该算法在迭代检测译码结构的基础上,引入外码硬判决译码反馈。MIMO检测器利用反馈的硬判决信息,经过映射处理后用于更新检测器的检测列表,以减小迭代检测译码算法的运算量。同时,利用外码译码结果直接计算部分LDPC码译码初始信息,提高软信息的可靠性,从而提高系统性能。仿真结果表明,与迭代检测译码算法相比,所提算法能够使处理一帧数据时的平均检测次数减少57.1%,从而降低算法运算量。同时由于外码译码反馈的引入,所提算法至少能够获得0.2 d B性能增益。

LDPC-RS级联码在地空宽带数据链中的应用

无人机地空宽带数据链常采用RS卷积级联码或低密度奇偶校验码(LDPC)的信道纠错编码方式。随着传输容量需求的快速增长,无人机地空宽带数据链系统面临带宽受限的严重压力,而且数据在传输过程中容易受多径衰落的影响。针对RS卷积级联码传输效率低和LDPC码受多径衰落影响大的问题,提出了一种LDPC-RS级联码加数据交织的数据传输方案,LDPC作为内码、RS作为外码使用,内外码之间通过数据交织解决多经衰落的影响。仿真结果表明,该方案保留了RS卷积级联码和LDPC码各自的优点,提高了地空宽带数据链数据传输质量。

基于LDPC码与星座旋转准正交STBC的级联编译码方法

在4×4多输入多输出(multiple input multiple output,MIMO)系统中,为了同时达到全分集增益和全速率数据传输,进而达到降低系统误码率及提高系统可靠性的要求,提出将低密度奇偶校验(low density parity-check,LDPC)码与基于星座旋转的准正交空时分组码级联的编码方案,并找出了在全数据传输速率的前提下能够获得满分集增益的最优旋转角度。仿真结果表明,该级联编码方案误码率低于传统的LDPC编码与空时分组码级联的编码方案,在误码率为10-5的情况下,比LDPC码与正交空时分组码级联的编码方案有8 dB左右的增益。

高效低复杂度的QC-LDPC码全并行分层结构译码器

针对传统的部分并行结构低密度奇偶校验码(low-density parity-check codes,LDPC)译码器在保证较高吞吐量的同时,存在消耗硬件资源较大、迭代译码收敛速度较慢等问题,提出一种高效低复杂度的准循环低密度奇偶校验(quasi-cyclic low-density parity-check,QC-LDPC)码全并行分层结构译码器。这种改进的译码器结构可有效降低存储资源消耗,并克服并行处理所导致的访问冲突等问题。设计中,后验概率信息和信道初始化信息共用一个存储模块,降低了一半存储空间的占用。各个分层之间采用相对偏移的方式,实现了分层的全并行更新,提高了译码吞吐量。分层最小和译码算法(layered min-sum decoding algorithm,LMSDA)加速了译码迭代的收敛,进一步提高了吞吐量。经ISE 14.2软件仿真及Virtex7系列开发板验证的结果表明,当译码器工作频率为302.7 MHz、迭代次数为10的情况下,吞吐量可达473.2 Mbit/s,存储资源消耗仅为传统部分并行结构译码器的1/4。

基于GPU的LDPC增强准最大似然译码器并行实现

增强准最大似然(EQML)译码器对于码长较短的低密度奇偶校验(LDPC)码的译码性能优于传统置信传播(BP)译码器,可较好满足5G移动通信的高可靠性要求,但由于其计算结构复杂导致译码速度大幅降低。为提高EQML译码器的译码速度,提出一种基于GPU的EQML译码器并行化加速方案,压缩并存储不规则LDPC码的奇偶校验矩阵,通过对传统BP译码算法进行重新排序以最大化利用Kernel中的线程,并对再处理过程中的每个阶段进行多码字并行译码,实现内存访问优化及流并行译码。实验结果表明,基于GPU的EQML译码器在保持纠错性能的同时,相比基于CPU的EQML译码器的译码速度约提升了2个数量级。

逼近最小和译码性能的并行多比特翻转译码算法研究

相比于最小和译码算法,LDPC码的另外一种译码算法——比特翻转译码算法实现更简单,但其性能有较大恶化。最近提出的有噪梯度下降比特翻转译码(NGDBF)算法性能相比简单的比特翻转算法性能有明显提高,但该算法一次翻转一个比特限制了其应用。结合并行加权比特翻转译码(PWBF)中翻转标记的思想,本文提出了一种NGDBF译码的改进算法——并行NGDBF译码及其自适应形式,克服了PWBF译码对行重/列重较小的LDPC码性能不佳的缺陷。仿真表明:并行NGDBF译码的性能优于相应的NGDBF译码,其自适应形式不仅性能逼近最小和译码,而且实现简单。

一种高速并行的信道编码——LDPC码

低密度奇偶校验码(LDPC,Low Density,Parity Check)是近年来移动通信领域中的研究热点之一,它对提高信道编码纠错能力,进行可靠的数字通信具有深远意义。LDPC码的复杂度主要集中在编码,而译码的运算量较低,因此特别适用于高速下行链路的数据传输。介绍了LDPC码的基本工作原理和发展近况,并给出了在瑞利衰落信道下和Turbo码、卷积码的性能比较。

基于软件无线电的改进级联码验证实现

基于通用软件无线电外设(universal software radio peripheral,USRP)构成的软件无线电平台,在与欧洲地面数字电视广播(digital video broadcasting-terrestrial,DVB-T)参数兼容的情况下,设计了基于里德-所罗门(Reed-Solomon,RS)码与低密度奇偶校验(lowdensity parity-check,LDPC)码的级联码,并与DVB-T中基于RS码与卷积码的级联码进行了对比.LDPC码的纠错性能优于卷积码,与RS码结合可以进一步消除LDPC码在高信噪比情况下出现的误码平台,获得优越的纠错性能.基于USRP平台实现了所设计级联码中的各个模块,并在实际无线信道下验证了该级联码的纠错性能.系统测试结果表明,与DVB-T中的级联码相比,所设计的级联码在无线信道下可以获得一定的增益.

同步部分并行结构的准循环LDPC码译码器

该文根据准循环LDPC码的结构特点,提出了一种同步部分并行结构的译码器。在译码器中,校验节点处理单元和变量节点处理单元同时并行工作,使得迭代过程中新产生的软信息能够被提前使用,加快迭代的收敛速度。同时,采用差分演化的方法对各节点处理单元的起始位置进行优化,进一步提高了译码器的性能。仿真结果表明,该方案在译码性能和复杂度上都要优于现有其他方案,适合高速译码器的实现。