移动衰落信道中多级编码的多级译码与并行译码的性能比较

本文在计算了多级编码系统中各等价信道的信道容量的基础上[1] ,选用BCH码为分量码 ,比较了两种不同的译码方法 :多级译码 (MSD)和并行译码 (PDL)在AWGN和Rayleigh衰落信道中、采取三种集分割方案。

具有高速并行译码结构LDPC码的构造

针对可实现高速并行译码的低密度校验（LDPC）码,提出了一种LDPC码的构造方法.该方法用代数的方法构造一个校验矩阵,适当地选择构造时的参数,可以消除校验矩阵中的小环,以保证所构造码字的性能;再按照一定的规则对所构造校验矩阵的行进行重新排列,可使得重排后的矩阵具有分块结构.仿真结果表明,采用这种分块结构,使得LDPC码的部分并行译码在工程实现上成为可能,按照该方法构造的LDPC码的性能与随机构造的码字相当.

隐蔽通信中的Turbo码并行译码

针对隐蔽通信的低信噪比应用背景,引入高效信道编码Turbo码提高系统可靠性,并提出一种基于尾比特插入的并行译码算法以减小译码时延并提高码字的保密性.该算法在编码过程中周期插入归零比特使编码器回归到确知状态,译码器根据尾比特的位置划分子块并确定各并行子译码块的初始化值.所插入尾比特可看作"伪信息",具有随机性,增强了通信的保密性.仿真结果表明,相对于传统并行译码,所提译码方案在提高Turbo码译码速率减小译码延时的同时,不会因为边界条件模糊而产生性能损失,适用于极低信噪比的隐蔽通信环境.

SF-MAX-Log-MAP并行译码算法及其应用研究

Turbo码作为LTE系统的编码方案之一,其译码方法的选择对Turbo码的性能与实现具有重要影响。为满足LTE系统对译码实现方案的低复杂性和低时延要求,文章在SF-MAX-Log-MAP算法和并行译码算法的基础上,对该两种算法进行了结合,并在LTE系统中进行了误码率性能仿真。通过仿真表明:SF-Max-Log-MAP并行译码算法,不仅使Turbo码的译码性能接近于传统的Log-MAP并行译码算法且减小了译码过程中的计算量,进一步降低了译码时延,是一种有效译码算法。

一种高吞吐率的系统Raptor码并行译码方法

在系统Raptor码译码中,针对高复杂度的高斯消元运算导致译码延时大、吞吐率低的问题,提出一种低延时高吞吐率的降维并行译码方案。该方案采用仅对少量丢包译码的低复杂度降维运算,替换对全部源数据包译码的高斯消元运算,降低译码延时;并针对降维译码采用全并行的硬件结构实现,提高译码吞吐率。依此方案,在Xilinx FPGA XC7K410T平台上实现系统Raptor译码器。测试结果表明,当网络丢包率在10-2以下时,译码数据吞吐率达到3.5Gbps,是相同硬件下采用高斯消元译码实现的80倍以上。

Turbo码并行译码算法的研究

Turbo码的译码算法大致可分为串行译码算法和并行译码算法两大类。串行译码算法如MAP、LOG MAP等的研究已比较深入。但并行译码算法 ,尚有许多问题有待探讨。研究了Turbo码的并行译码算法 ,将Turbo码译码和图论结合起来 ,利用Bayesian网络图模型描述了Turbo码的译码过程 ,基于模型使用Pearl的信息传播算法 ,建立了Turbo码的并行译码算法。并对所讨论的并行译码算法进行了模拟 ,模拟结果表明

LDPC码全并行译码器的设计与实现

本论文用可编程逻辑器件(FPGA)实现了一种低密度奇偶校验码(LDPC)的编译码算法。采用基于Q矩阵LDPC码构造方法,设计了具有线性复杂度的编码器。基于软判决译码规则,采用全并行译码结构实现了码率为1/2、码长为40比特的准规则LDPC码译码器,并且通过了仿真测试。该译码器复杂度与码长成线性关系,与Turbo码相比更易于硬件实现,并能达到更高的传输速率。

一种短时延的Turbo码并行译码算法

由于迭代译码是Turbo码译码的主要特点,因而在译码的过程中会带来很大的时延.为了减小译码延时,本文将整块译码器分成w个子块,并且运用计算复杂度低的T-BCJR算法,在相邻的子块译码器之间相互运用边界分配值作为下一次迭代的初始值,而不是采用各相邻的子块之间重叠部分进行译码,故使译码延时下降为原来的1/w。

一种咬尾双二进制Turbo码并行译码方案

针对双二进制Turbo译码使用并行、滑动窗联合译码技术时,其咬尾的编码构造和窗分割导致边界状态值难以获取的问题,提出了一种新咬尾Turbo码并行、滑动窗译码方案——扩展交叠方案。该方案采用了边界状态盲估计和滑动窗状态回溯两种新译码技术。相比于传统的边界状态度量传播方法(又称迭代法),新方法一方面提高了边界状态度量的准确性,从而加快了译码收敛速度,一定程度上减小了高信噪比下的性能损失;另一方面避免了存储前一次译码的迭代度量值,更有利于硬件设计。仿真表明,新方案在64左右的中等窗长下即可消除并行和滑动窗影响,逼近原始无并行无滑动窗译码的性能,且窗长越小,其相较传统迭代法带来的译码性能增益就越明显。该方案具有较好的实用性和应用价值,可以满足5G的高速率、低时延和低存储的数据传输要求。

一种支持预搜索的面积紧凑型BCH并行译码电路

在支持预搜索的面积紧凑型BCH并行译码电路中,采用双路选通实现结构,在校正子运算电路的输入端完成被纠码序列与有限域常量的乘法,简化了电路结构;在实现IBM迭代算法时,为了压缩实现面积,复用一个有限域GF(2n)上的二输入乘法器,一轮迭代运行多拍运算;设计了全组合逻辑预搜索模块,加快了BCH截短码的搜索速度。同现有技术相比,该译码电路实现面积紧凑且关键路径短。综合与静态时序分析结果表明,对于512字节的信息元和8-bit的纠错能力,该译码器在80MHz工作频率下符合时序要求;在TSMC0.18μm工艺库下仅需约14800门,满足目前大容量存储设备对数据可靠性和成本控制的要求。

一种准正交空时分组码的并行译码算法

针对传统准正交空时分组码译码复杂度高并且不能获得满分集增益的缺点,提出一种新的具有4发1收天线的准正交空时分组码的编译码算法。所提方法在发射端采用二维星座旋转后发射准正交空时分组码,在接收端利用等价信道矩阵的准正交性,采用加权矩阵将信道矩阵对角化,进而实现了发射符号的虚、实部同时独立译码。与传统译码算法和QR分解译码-法相比,新译码算法不仅简化了译码过程而且提高了译码速度,降低了系统误比特率。

适用于Turbo码并行译码的无冲突交织器

为了提高无冲突Turbo码并行译码的性能,提出了一种无冲突交织器的设计方法,通过把外信息写入一个矩阵,再对该矩阵的行和列进行S-random交织。仿真表明,该方法的距离谱与全随机交织器接近,误码率相对于同等复杂度算法的无冲突交织器有所改善,且随着帧长的增加,误码率改善越明显。因此,该方法改善了无冲突Turbo码并行译码的性能。

基于CCSDS标准的串行级联卷积码高速并行译码方法

针对CCSDS标准中串行级联卷积码(SCCC)的自适应编码调制方式的定义,分析比较了Log-MAP算法和基于乘性修正的Max-Log-MAP算法的译码性能和实现复杂度;提出了一种可支持多种编码方式的通用、低复杂度、高编码增益的并行译码方法.基于FPGA硬件平台进行原理验证,实现了一个可同时支持8种编码方式的高速并行、高吞吐量、低时延的SCCC译码器,译码器最高吞吐量可达300 Mbit/s.

一种基于奇偶并行译码架构的高吞吐量译码器设计

针对具有准循环结构的LDPC码,设计了一种高吞吐量译码器。该译码器利用并行分层迭代译码算法,通过校验矩阵同一列循环因子对应的变量节点之间的数据传递更新,实现迭代译码,不仅有效降低了译码时间,同时也省去了变量节点处理单元,另外为了进一步提高吞吐量,针对同一列循环因子都为奇数或偶数的基础矩阵,提出了一种奇偶并行译码架构,该架构一次可同时并行处理2个奇偶变量节点的值,有效节省了一半的译码时间,可将吞吐量提高一倍左右。最后基于Xilinx公司Virtex6系列的xc6vsx475t芯片实现了上述译码器设计,码字采用(3200,1600)LDPC码,经ISE软件环境下布局布线后,结果表明,当迭代次数为15时,译码器吞吐量可达300 Mbps,该研究成果具有重要的实用价值。

适于高速处理的TPC全并行译码结构

早期设计的TPC(Turbo Product Codes乘积码)译码器中,行列译码器顺序处理,半迭代之间外信息矩阵的重构引入了大量译码延迟,限制了译码器的处理速度。当采用m-译码器作为子译码器,并对译码初始位置进行适当调整,同时引入了位置转换网络,可以得到一种全并行的译码结构。通过对比测试,与传统译码器相比,全并行译码器的数据处理速度获得极大提高,同时译码延迟降低,非常适于现代高速通信的需要。

基于RADIX-4的Turbo码全并行译码算法

针对Turbo码全并行译码算法译码迭代次数多、硬件消耗大的问题,提出了一种基于RADIX-4的改进译码算法。将译码算法中状态转移图的相邻两步状态合并为一步计算,译码时以"比特对"的形式操作进行迭代。在保留译码最大并行度同时,译码计算单元使用量减少一半,显著降低了Turbo码全并行译码算法的运算复杂度和存储开销。仿真结果表明,在相同迭代次数条件下,该方法的译码性能较全并行译码算法平均提高约0.5 d B。

一种结构化LDPC码的部分并行译码器设计

CCSDS标准给出的低密度奇偶校验码(Low Density Parity Check,LDPC)其子矩阵具有不同的列重,这给部分并行译码器的设计带来困难。本文针对如何高效实现CCSDS中LDPC码部分并行译码的问题,根据该类码的准循环特性,将码的校验矩阵分解成3个矩阵的和,提出了一种能够部分并行译码的译码器结构。利用本文提出的方法设计译码器时可以在译码时延和译码复杂度之间进行折中。

基于MapReduce框架的BCH码并行译码研究

传统BCH码串行迭代译码算法计算量大、译码速度慢,无法满足大数据环境下快速译码的要求。本文提出一种基于MapReduce分布式框架的并行译码算法,通过译码的分布式和并行化减少译码时间,通过查找表译码减少译码时的计算量,从而获得较好的译码性能。

一种改进的Turbo码全并行译码算法迭代停止准则

针对Turbo码全并行译码算法译码迭代次数多的问题,仿真对比了多种Turbo码传统迭代停止准则,提出了一种改进的迭代停止准则。对SBAE准则进行优化,在原有基础上利用状态度量值的变化进行同时判决,并区分高、低信噪比条件与SDR准则相结合。仿真结果表明,在译码性能基本不变情况下,使用所提准则的全并行译码算法译码迭代次数显著减少。

ARP交织器在Turbo码全并行译码算法中的应用研究

Turbo码全并行译码(FPTD)算法大幅度提高了Turbo码的译码吞吐量,但是其性能依然受限于码率和二次项置换多项式(QPP)交织器的使用。针对这一问题,将近似正则置换(ARP)交织器应用到Turbo码FPTD算法中,利用ARP交织器随码率变化的灵活性,进一步改善算法的性能。仿真结果表明,使用ARP交织器的FPTD算法能够适应更灵活的码率,获得了性能的提高。