基于递推法的CRC-32校验码并行改进算法

针对在CRC-32校验码生成方法中,固定电路成本高且缺乏灵活性,传统按位串行算法计算速度慢、查表法需要额外占用空间问题,提出了基于递推法的CRC-32校验码并行改进算法。该算法以递推法为基础,根据实际情况中不同的计算速度和占用空间的需求,计算出并行输入任意n位数据时CRC寄存器中新老数据之间的并行逻辑关系,并根据这一逻辑关系修改程序,从而达到在一定占用空间的限制下,最大程度提升运算速度的目的。仿真结果表明,改进算法存储空间小于查表法,有利于小型化、快速化的硬件实现。