一种基于迭代短卷积算法的低复杂度并行FIR滤波器结构

该文基于快速卷积算法,提出一种适用于线性相位FIR滤波器的并行结构。该结构采用快速卷积算法减少子滤波器个数,同时让尽可能多的子滤波器具有对称系数,然后利用系数对称的特性减少子滤波器模块中的乘法器数量。对于具有对称系数的FIR滤波器,提出的并行结构能够比已有的并行FIR结构节省大量的硬件资源,尤其当滤波器的抽头数较大时效果更明显。具体地,对一个4并行144抽头的FIR滤波器,提出的结构比改进的快速FIR算法(Fast FIR Algorithm,FFA)结构节省36个乘法器(14.3%),23个加法器(6.6%)和35个延时单元(11.0%)。

基于多相分解技术的高速并行FIR滤波器设计

在宽带信号采样的情况下,基带部分需要进行高速数据处理,此时单通道数据处理很难满足时序要求。而并行数据处理会占用大量的FPGA资源,这就需要对并行算法进行优化。在不同的场景下输出数据速率要求不同,这就要求进行数据速率变换。本文讨论了如何对并行FIR滤波器进行优化设计,同时也论述了如何利用多相分解技术进行数据速率变换,结果说明优化后的算法能大幅减少FPGA资源的消耗,并能适应多速率数据变换的应用场景。

多相分解的高速并行FIR滤波器的FPGA实现

在超高速数字信号处理中,受限于硬件处理最高运行时钟的限制,一般需要对输入的单路数据进行并行化处理。利用多相分解技术来对高速数字FIR滤波器的并行化进行实现,同时针对FIR滤波器多相分解之后系数不再满足对称性这一问题,构建其对称性系数因子。在多相分解技术的FPGA实现中,可以减少一半的乘法器的使用,可有效优化FPGA资源量的消耗。

高速数字解调中的并行处理算法

在分析频域并行FIR滤波性能特点的基础上,提出了一种时域并行FIR滤波处理方案,该方案能以较低复杂度实现600 Mb/s以上数字调制信号的解调。还提出了一种基于多相滤波器组和并行处理的高精度符号同步方法,可以在不提高接收信号采样率和几乎不增加硬件复杂度的条件下,使符号同步精度提高一倍。最后给出了基于以上方法设计的原理样机的测试结果。