并行Huffman解码器算法分析与实现

介绍了一种新颖的并行Huffman解码器及算法的实现方法 ,这种解码器最大的优点是它能够在一个时钟节拍中同时处理多个数据 ,从而克服了串行处理技术中实时性差的缺点。这种并行Huffman译码技术在数字通信领域将会有很大的使用价值。

一种优化了的并行Huffman解码器

压缩方法对于频道带宽或者存储容量有限的系统而言是非常重要的。我们可以完成一种实时的并行Huffman解码器的硬件设计,它在FPGA上的实现需要用到50,000个门(FLEX10K20 from Altera)。运用并行技术,一个码字将在一个时钟周期里面解完。为了节省存储器的开销,我们给出了一种优化的查找表。这篇论文主要是介绍了一种可行的实时解码器的设计。

3D-SPRNet:一种基于并行解码器和双注意力机制的胆囊癌分割模型

利用深度学习对胆囊CT癌变部分进行分割,能够为临床医生提供诊断参考。现有方法均采用二维影像切片作为输入,缺少空间上下文信息以及对癌变边界区域的细化。为提高边界分割的准确性,保证空间信息的连续性,本文提出3D-SPRNet胆囊癌分割模型:采用并行解码器提取多尺度高级特征并解码;使用通道注意力帮助网络强调特征提取信息;利用反向注意力关注未被预测的区域,逐步细化癌变边界。选取304位来自上海交通大学医学院附属新华医院胆囊癌患者的CT影像进行实验,得到的MIoU、IoU及Dice系数分别为0.85、0.70、0.83,优于大多数主流分割网络,通过消融实验验证各模块的有效性。实验结果表明,本文提出的网络模型能够改善分割边界粗糙的问题,提高胆囊癌变部分的分割精度。

10G以太网系统中的并行CRC编解码器的设计

为了解决10G以太网接入系统中大规模并行CRC编码器的设计问题,提出了矩阵法、代入法、流水线法等三种设计方法。以此为基础,给出了10G以太网接入系统中CRC编码器的实现方案。具体计算表明,在10G以太网接入系统中采用直接并行的CRC编码器是可行的。直接并行设计的CRC编码器已经通过了EDA模拟,并成功地应用于10G以太网接入系统中。

基于CUDA的H.264并行解码器设计与实现

针对H．264视频编解码标准复杂度高、运算量大的缺点，基于统一计算设备架构平台设计并实现CPU＋GPU异构并行H．264解码器，利用GPU的并行计算能力和CPU的逻辑控制优势加快运行速度，提高解码性能。实验结果表明，与FFmpege中传统的串行解码器相比，利用GPU加速的H．264并行解码器能获得2倍～7倍的性能提升，各并行单独模块也可实现5倍～11倍的加速。

宏块并行可复用的H.264帧内解码器的VLSI结构设计

设计通用的宏块并行的H.264帧内解码次序,避免了解码时的数据冲突,进而设计了存储器及计算单元可复用的帧内预测宏块并行解码单元,在解码速度提高的同时,尽量避免了资源的开销.通过对设计的并行解码器速度的测试及DC综合的结果,验证了设计的可复用的宏块并行帧内解码器的VLSI结构有效性,每个宏块解码平均速度到达了113cycles.

基于FPGA的并行可变长解码器的实现

介绍了一种采用并行方式构建的多符号可变长码解码器。该解码器通过增加结构的复杂性和对硬件资源的占用,换取可变长码解码的高吞吐量。这种结构突破了可变长码码字之间的前向依赖性,可并行侦测出Buffer中的所有可能的码字。采用FPGA实现了这种结构。

基于众核处理器的AVS并行解码器的设计与实现

众核处理器的并行计算为AVS并行解码器的实现提供了基础,提出了一种功能并行和数据并行混合的并行设计方案,该方案采用了帧间和宏块行的两级并行。使用Tilera推出的Tile-Gx36众核处理器,同时利用该处理器提供的SIMD指令集进行了反量化、反变换、插值等模块的优化。实验结果表明该设计具有良好的并行加速比,可以在6个核的条件下完成1路AVS高清实时解码。

基于多核的嵌入式HEVC解码器并行优化

基于一款ARM big.LITTLE架构8核嵌入式处理器,设计了一种波前并行解码优化方法,主要包括像素重构并行、去方块滤波并行、样点自适应补偿并行等内容,突破了模块设计的边界限制,改善了Cache命中率,提升了解码效率。在Exynos5Octa处理器平台上的运行测试达到了较好的解码效果。

PNG图像解码中高速Huffman解码器的设计

改变以往PNG图像中Huffman解码器的软件实现方式,将PNG图像中Huffman解码器用硬件实现,加速PNG图像解码.研究了Huffman解码器在专用集成电路中的实现问题,以PNG图像中的Huffman解码为研究对象,在研究码表的特点和压缩数据的基础上设计出高速的Huffman解码电路.实现的Huffman硬件解码器经EDA工具测试和MATLAB验证,可以完全无失真地解码PNG图像.

H.265解码器去块滤波并行化设计与性能优化

H.265继续沿用H.264编码架构,去方块滤波器也是H.265视频编码标准的一个重要选项,去除混合编码带来的块效应极大改善了视频的质量,但由于H.265超级宏块的存在,去方块效应滤波相关参数层层嵌入在每个小的处理单元中,这种结构不利于实现基于宏块行间的并行化,同时也很难高效地利用Cortex-A9架构SIMD优化性能。首先详细分析H.265标准去块滤波器的处理过程以及并行处理的困难,进而提出一种便于实现基于宏块行间的并行去块滤波结构,然后进行Cortex-A9汇编优化。基于HM14.0实验,改进去方块效应滤波器计算复杂度从占整个解码器25%降至14%,大大提升了解码器性能,为移动设备上实现H.265大分辨率视频实时播放奠定基础。

MPEG-2MP@HL高清实时解码器的VLSI设计实现

研究了可用于高清数字电视的MPEG-2 MP@HL解码器的设计与ASIC实现.解码器芯片的最高位流速率可达到80Mbps.采用了并行流水线技术架构,可有效地减小处理时延,降低时钟频率;具有合理的存储器总线仲裁方案,可降低缓存器的大小;采用了并行总线架构,可保证足够的带宽,不需提高存储器的总线传输频率,从而减小电路的功耗.采用0.18um工艺成功进行了流片.

基于编/解码器技术实现PC机与单片机间的通信

使用编/解码器实现的PC机与单片机的通信技术,实现PC机与单片机大范围长距离的通信。需要在PC机和单片机上分别配置编码器和解码器,以便完成数据信息的发送和接收。巧妙利用了微型打印机并行接口,因而即容易实现又简单方便。

Huffman并行解码结构及硬件实现

介绍了一种应用在JPEG解码器下采用并行方式实现的Huffman解码方式,这种结构的解码器把Huffman的头码流分析和解码分开工作,可以在同一时间进行解码;这种方式通过增加流水线和结构的复杂性对硬件资源的占用,来获得对码流解码的高吞吐量;它不同于传统的串行结构,将码流逐位地输入解码器中,然后解码器又通过逐位地匹配实现码流的解码。

改进型高吞吐率QC-LDPC码解码器设计

通过对LDPC码解码算法及解码器结构的研究,本文提出一种改进型高吞吐率QC-LDPC码解码器设计方案。综合考虑硬件复杂度和解码吞吐率,该方案利用分层解码算法和部分并行结构进行设计,并采用提前检测技术,消除冗余的迭代,实现高吞吐率。然后通过ModelSim SE6.0对该解码器进行仿真测试,验证了其功能的正确性,最后采用Synopsys进行综合。实验表明该解码器具有较高的解码吞吐率,最高可达1.26Gbps。

H.264中CAVLC解码器的设计与优化

为了提高CAVLC解码器的解码速率,提出了一种优化的CAVLC解码器结构,主要包括level解码模块和RunBefore解码模块。level解码模块采用伪并行的结构解码幅值,实现了半个周期解码一个幅值;采用RunBefore与level快速合并的方法,在RunBefore解码完成的同时形成残差系数。建立了该优化结构的RTL模型,并验证了其功能的正确性。利用Xilinx公司的ISE13.3对该设计进行综合,结果显示该设计可以支持1 080p高清视频的实时解码。

Huffman并行解码算法的改进与实现

为了提高Huffman解码的效率和实时性,采用并行处理技术和改进的Huffman并行解码算法,设计基于现场可编程门阵列FPGA的Huffman并行解码器。在不考虑Huffman编码长度的情况下,解码器通过插入流水线结构的方法将Huffman码流的码流头和信息码流分开,同时进行解码。硬件仿真结果表明,在一个时钟节拍内解码器处理的数据位数与解码效率成正比,位数越多,实时性越好。

软件代替PT2262/2272编解码器

数据通过无线传输,在发送方需要将并行的数据转变为串行数据,这个过程称为编码;接收端反过来需将无线接收到的串行数据变为并行数据,这个过程称为解码。往往用PT2262／2272实现编、解码。一次只能传送4～6位数据。另外也可以使用单片机本身的串口工作，

基于DSP处理器的UMTS Turbo MAP解码器高效实现

Turbo码自1993年问世以来，以其出色的性能，在工业和科研领域都引起了广泛的关注。Turbo码性能逼近（信噪比差为0．7dB或更小）由Claude E．Shannon确定的信道容限。Berrou、Glavieux；~lThitimajshima最先提出了Turbo码，其结构由两个并行级联卷积编码器组成。Turbo码编码方案产生同一信息序列的两个不同交织形式的分量码。解码时，由两个MAP解码器以迭代方式对判决结果进行解码。

基于JPEG图像解码的高速Huffman解码电路

研究JPEG图像的Huffman解码器在集成电路上的实现问题,以范式Huffman编码为研究对象,在研究范式Huffman编码特点及快速算法的基础上设计出高速Huffman解码电路。此解码电路已经在Altera的FPGA上通过测试,系统能稳定运行在140 MHz,输出数据平均达到约1.2 Gb/s的带宽。