维特比译码器中幸存路径存储器的一种新的实现方法

在维特比译码器中,幸存路径存储器管理的软件、硬件实现都是重要的问题.实现的方法不同,对于电路的影响也不同.在此提出了一种幸存路径存储器的新实现方法,与传统的回溯法和寄存器法相比,该方法具有存储器用量少、译码延迟小的特点.

一种高速Viterbi译码器的优化设计及Verilog实现

文章设计了一种高速Viterbi译码器该设计基于卷积码编码及其,Viterbi译码原理,完成了Viterbi译码的核心单元算法的优化,并采用Verilog语言编程实现了卷积码编码器和译码器。仿真和综合的结果表明本文设计的译码器速率达50Mbit/s,同时译码器的电路规模也通过算法得到了优化。

基于FPGA的多约束长度Viterbi译码器

现有的各通信系统中卷积码的约束长度各不相同.为充分利用现有资源很有必要研究多约束长度的Viterbi译码器.基于FPGA讨论了实现多约束长度的卷积码的Viterbi译码器的一些问题.主要讨论了分支度量单元(BMU)、加比选单元(ACS)、路径度量寄存器单元(PMU)和幸存路径存储器单元(SVU)实现中的一些问题.