Viterbi译码器的幸存路径存储管理

介绍了Viterbi译码器的各种幸存路径存储管理方法。以3-指针偶回溯法为传统方法的代表,与改进的寄存器交换法进行了详细的对比,给出了两者在存储资源消耗、译码延时、硬件实现复杂度等方面的比较结果。

幸存路径存储和输出单元的低功耗设计

Viterbi译码器中幸存路径存储管理一直沿用两种传统方法———寄存器交换法和回索法。寄存器交换法内连关系过于复杂,而且功耗较大;回索法需采用大量额外存储单元作为缓冲,译码延迟亦较大。文中对传统的寄存器交换法进行了一些改进,减少了芯片使用面积,同时减少内存的存取次数,达到了降低功耗的目的。

超宽带系统中维特比译码器的设计与实现

提出一种超宽带系统中的维特比译码器,对混合幸存路径管理单元进行改进,使其最高工作频率提升25%,译码延时减少40个时钟周期。在Xilinx Virtex-5 XC5VLX330 FPGA上的实现结果表明,该维特比译码器能在240 MHz的时钟频率下正确工作。并行使用2个该译码器,可对系统中所有8种速率的数据译码。

一种适用于导航系统的维特比译码器电路设计与仿真

设计了一种适用于导航系统的低功耗、串行维特比译码器电路.介绍了设计的维特比译码器电路的整体结构和各部分硬件电路的设计与特点,仿真结果显示设计的维特比译码器电路能够正常译码,并能纠正传输过程中的错误比特;SMIC0.18μm工艺下的综合结果表明译码器电路的面积只有4102门,功耗为399.514μW.

一种基于滑窗回溯多标准Viterbi译码器

为满足当前通信系统中存在的多种通信标准要求,提出了一种基于滑窗回溯的多标准Viterbi译码器。与其他Viterbi译码器相比,该译码器在支持任意长度序列译码的基础上,实现了1/2、1/3和1/4三种不同码率的配置,并适配5~9五种可变约束长度。此外,该译码器还具有软判决和硬判决两种判决模式,其中软判决采用8 bit有符号数量化。在对路径度量防溢出及幸存路径管理等模块进行优化后,该译码器能够在不显著增加延迟的前提下,具有更优异的工作性能。实验结果表明,该译码器可以根据设置的参数适用多种通信标准,并得到更好的误码性能。