基于PSGA算法的ISFPRM电路面积与功耗优化

包含r个无关项的ISFPRM(Incompletely Specified Fixed Polarity Reed-Muller)电路有2r种不同的无关项取舍,其对应的FPRM(Fixed Polarity Reed-Muller)电路结构、面积与功耗不尽相同.因此本文提出一种基于PSGA(GeneticAlgorithm Based on Predatory Search Strategy)算法的ISFPRM电路面积与功耗优化算法:首先,通过对ISFPRM展开式以及快速列表技术的透析,归纳出不同无关项取舍的ISFPRM展开式极性转换方法,得到对应的FPRM展开式;然后,估算FPRM电路的面积与功耗;最后,利用PSGA算法搜索最佳无关项取舍.实验表明,该算法与不考虑无关项的极性优化结果相比,面积与功耗均有显著节省.

基于量子遗传算法的XOR/AND电路功耗和面积优化

通过研究量子遗传算法、XOR/AND逻辑展开式及其对应电路的功耗和面积关系,提出一种基于量子遗传算法的单输出XOR/AND电路功耗和面积同时优化的算法.从量子比特、量子叠加态的概念出发,结合XOR/AND电路的功耗估计模型,以XOR/AND门电路数衡量电路面积,利用染色体编码、适应度函数构造和量子旋转门调整等方法,有效实现了功耗和面积的折中.将提出算法与遍历算法和整体退火遗传算法进行比较,结果表明该算法高效、稳定、收敛速度快.对较大规模电路的测试结果表明,该算法的优化结果与极性为零时的XOR/AND电路相比,功耗和面积平均节省了81.7%和54.7%.

基于NAXIG的面积和功耗优化算法

与非图(and inverter graph,AIG)是一种广泛应用于逻辑综合与优化的有向无环图(directed acyclic graph,DAG),但在表示复杂函数时存在面积和功耗开销大等问题。为此,本文提出一种改进的AIG结构——与非/或非与异或非图(nand/nor and xor inverter graph,NAXIG),实现电路面积和功耗双重优化。首先,将逻辑函数表示为AIG结构;其次,在AIG中探测异或结构并将其表示为异或与非图(xor and inverter graph,XAIG);然后,对XAIG中未考虑到共享子节点的XOR结构进行探测并将其表示为与异或非图(and xor inverter graph,AXIG);最后,对AXIG的节点和边分别进行类型和虚实转换实现NAXIG表示,进一步优化面积和功耗。实验结果表明,NAXIG相比于AIG、XAIG和AXIG,面积分别减小45.86%、36.84%和36.19%,功耗分别减小51.51%、16.58%、15.88%。

求解FPRM电路极性优化问题的改进多目标粒子群算法

针对多目标要求下较大规模固定极性Reed-Muller(FPRM)逻辑电路的极性优化问题,提出一种基于改进多目标粒子群算法的求解方法.首先根据延时、面积及功耗的综合要求建立FPRM电路极性优化的多目标决策模型;然后利用外部档案库引导粒子种群进行兼顾全局搜索及局部开发的双重更新,并通过Pareto占优进行粒子优劣性评价,以获取满足延时短、面积小、功耗低的最优极性解集;最后利用MCNC Benchmark电路进行性能测试,并与3种当前较优算法进行对比,验证了文中算法的有效性.

FPGA双端口存储器映射优化算法

FPGA存储器映射算法负责将用户的逻辑存储需求映射到芯片中的分布式存储资源上实现。前人对双端口存储器的映射算法研究相对较少,成熟的商业EDA工具的映射结果仍有不少改进空间。该文分别针对面积、延时、功耗这3个常用指标,提出一种双端口存储器映射的优化算法,并给出了具体配置方案。实验表明,在面向简单存储需求时,与商用工具Vivado的映射结果一致;在面向复杂存储需求时,面积优化和功耗优化的映射结果对比商用工具改善了至少50%。

SoC中的伪双口RAM优化设计方法及应用

针对SoC中TP RAM的面积及功耗较大问题,提出一种优化设计方法.该方法将SoC中的TP RAM替换成SP RAM,并在SP RAM外围增加读写接口转换逻辑,使替换后的RAM实现原TP RAM的功能,以保持对外接口不变.将文中方法应用于一款多核SoC芯片,该芯片经TSMC 28 nm HPM工艺成功流片,die size为10.7 mm×11.9 mm,功耗为17.2 W.测试结果表明,优化后的RAM面积减少了24.4%,功耗降低了39%.

基于Han-Carlson结构的加法器优化设计

Han-Carlson结构是介于Kogge-Stone结构和Brent-Kung结构之间的一种并行前缀加法器,并且结合了两种结构的优势.基于Han-Carlson结构并行前缀加法器,对其结构特点进行研究分析,在延时和面积上进行折中选择,提出了一种优化方案,牺牲部分延时,减少使用面积以降低功耗.将其与未优化的Han-Carlson加法器以及混合加法器进行对比后表明,该优化方案成功减少了使用面积,降低了功耗.

深亚微米SOC电源网络设计与优化

针对传统电源网络设计对芯片会产生大量冗余的情况,提出一种采取模块限定布局确定优化范围,应用电源网络线宽优化释放绕线空间的非均匀阶梯型电源网络。与传统相比,此方法不但可以有效减小芯片面积与信号线总长度,而且对芯片功耗也具有优化作用。基于SMIC 0.18μm Eflash 1P4M工艺,采用Synopsys IC Compiler完成设计。芯片经流片验证,优化后版图面积减小8.69%,功耗降低4.04%。这种适用性广泛优化设计方法对电源网络设计具有一定参考价值。

热交换器的ΔP和ΔT的优化

所谓换热器系统的优化设计是指在满足既定工艺条件的基础上,设备投资成本和运转成本最低的设计(见图1)。换热器,在最优情况下增加的泵耗功成本应是增加的换热面积成本的l/3倍。

全加器优化设计

全加器是数字集成电路中的核心部件,它能被应用于数字信号处理、图像和视频处理,它的工作速度、所占的芯片面积和功耗都直接影响其所在的数字系统的性能,所以优化全加器的设计是非常重要的。但是全加器的低功耗、高速度和小的芯片面积往往是矛盾的关系,所以需要三者之间进行折衷。本文基于CMOS的全加器优化设计进程进行了总结与分析,并在此基础上展望了未来全加器的发展趋势。

一种基于延时和带宽约束的纳米级互连线优化模型

基于RLC互连线延时模型,通过缓冲器插入和改变互连线宽及线间距,提出了一种基于延时和带宽约束的互连功耗-缓冲器面积的乘积优化模型.基于90nm,65nm和45nm CMOS工艺验证了互连线优化模型,在牺牲1/3和1/2的带宽的前提下,平均能够节省46%和61%的互连功耗,以及65%和83%的缓冲器面积,能应用于纳米级SOC的计算机辅助设计.

一种0.2mm^2 10位50MS/s流水线型模数转换器

设计了一款适用于无线通讯系统的3.3V,10位50 MS/s流水线型模数转换器。减小面积和功耗是设计的核心。通过运放共享技术,减小了芯片功耗和面积;使用耗尽型MOS管改进的CMOS开关替代栅压自举开关,节省了开关面积;采用薄栅器件作为主运放的输入管,提高了运放带宽,减小了运放的面积和功耗;采用耗尽型MOS管设计辅助运放,减小了辅助运放的功耗。基于华虹NEC 0.13μm 1P6M CMOS工艺,ADC核心版图面积仅为0.2mm2,功耗为45mW;在50 MHz采样频率,11 MHz输入信号下,SFDR达78dB,SNDR达60.7dB,有效位数为9.8位。

重庆大学微电子与通信工程学院类脑芯片实验室

重庆大学微电子与通信工程学院类脑芯片与系统实验室组建于2019年,聚焦于面向物端视觉信息认知学习和处理的数字型神经形态类脑芯片设计研究,通过模仿人类大脑皮层基于时空稀疏脉冲信号对视觉信息进行编码、传输和处理的方式,实现成本低、速度快、能效高、自适应的类脑视觉信息处理芯片及系统。目前已成功研发了系列物端视觉信息处理数字类脑芯片,分别侧重处理速度提升、运行功耗优化、芯片面积紧凑、片上自适应学习能力等不同方面,形成了初具规模的研究成果矩阵.

重庆大学微电子与通信工程学院类脑芯片实验室

重庆大学微电子与通信工程学院类脑芯片与系统实验室组建于2019年,聚焦于面向物端视觉信息认知学习和处理的数字型神经形态类脑芯片设计研究,通过模仿人类大脑皮层基于时空稀疏脉冲信号对视觉信息进行编码、传输和处理的方式,实现成本低、速度快、能效高、自适应的类脑视觉信息处理芯片及系统。目前已成功研发了系列物端视觉信息处理数字类脑芯片,分别侧重处理速度提升、运行功耗优化、芯片面积紧凑、片上自适应学习能力等不同方面,形成了初具规模的研究成果矩阵,并携手业界高科技公司进行二次开发,实现了完整的类脑视觉处理电子系统,部署服务能于多家知名国有大型车企的智能座舱、智慧车队等先进系统。