复杂可编程逻辑器件设计中延时影响的仿真分析

为分析复杂可编程逻辑器件延时性能对数字系统设计中延时的影响规律,针对数字逻辑延时单元核的数学模型,采用硬件描述语言和图形方式实现了基本数字逻辑延时单元核,通过数字核复用建立了多延时单元部件,并运用电子设计自动化软件,通过选择不同的复杂可编程器件对延时单元进行了仿真分析.结果表明,数字逻辑设计中的延时与复杂可编程器件的延时性能、综合布局布线选择的逻辑块以及互连资源有关.所得到的结果为复杂数字逻辑系统的延时设计与分析提供了理论与实验依据.