基于卡尔曼滤波的多径估计延迟锁定环算法

针对多径估计延迟锁定环(MEDLL-Multipath Estimating Delay Lock Loop)算法所需相关器数量大,并在低信噪比时难以保证多径抑制效果的问题,提出了基于卡尔曼滤波(KF)的多径估计延迟锁定环算法。该算法首先用KF对相关器输出进行噪声抑制,然后用MEDLL来估计多径信号的幅度、相位和码延迟等参数,通过消除多径信号来得到直达信号。仿真结果表明:当采用41路相关器时,K-MEDLL算法比MEDLL算法的伪码误差减小了0.16chip,这比采用了201路相关器的MEDLL算法的伪码误差还少0.08chip;当信噪比为-30dB时,MEDLL算法的多径误差包络变化剧烈,最大误差为0.48chip,K-MEDLL的多径包络误差比较平缓,最大误差为0.08chip。

延迟锁定环(DLL)及其应用

DLL可以产生精确的延迟效果而不受环境和工艺条件的影响 ,因而常用来生成稳定的延迟或多相位的时钟信号。文中介绍了延迟锁相环的结构 ,设计了 CMOS工艺 DLL具体电路 ,着重分析了新型的伪差分结构延迟单元 ,它可使设计简单而且单位延迟时间的选择更加灵活。文中还对 DLL在高速以太网发送电路中的应用作了具体的设计和仿真 ,运用 DLL使发送数据的上升、下降时间精确地控制在 4ns± 1

基于延迟锁定环超宽带通信信号的跟踪算法

对传统延迟锁定环(DLL:delay-locked loop)进行改进,以满足超宽带UWB通信信号跟踪的需要.通过给跟踪控制器定义2个新的规则,提出了适用于超宽带通信信号的跟踪算法,对鉴相特性和鉴相器输出噪声统计特性进行了理论分析,并给出了加性高斯白噪声信道下计算机仿真的结果.结果表明,通过适当选择参数tDLL和η1,所提出的跟踪环具有较大的跟踪范围和较小的跟踪抖动.

多径效应对直扩延迟锁定环的影响及消除技术

针对多径环境下直扩(DS-SS)信号的伪码跟踪问题,对延迟锁定环(DLL)进行了研究。在考虑多条路径干扰信号的情况下分析了多径效应对DLL鉴相特性的影响。为了消除DLL中的多径和噪声干扰,采用一种基于卡尔曼滤波的最大似然多径估计方法对DLL进行了改进。该方法通过对最大似然估计的输出进行卡尔曼滤波,得到了较为准确的多径幅度和延迟估计值,并对多径消除前后的DLL鉴相特性进行了仿真比较。结果表明,该多径估计方法能够有效消除多径和噪声对直扩信号伪码跟踪的影响。

多径和噪声作用下延迟锁定环的测距误差分析

在近距差分 GPS或者是基于移动通信网的 E911用户定位中 ,多径干扰都成为了主要测距误差源。为分析多径干扰对延迟锁定跟踪误差的影响 ,本文运用 Fokker- Planck方程分析了相干伪码跟踪环 (DL L )。导出了伪距误差概率密度函数解析表达式 ,给出了 M径条件下伪距误差均值与方差的简单计算公式。并证明存在一种二阶 DL L环 ,它的伪距变化率误差不受多径的影响 。

多径效应对DS/SS非相干延迟锁定环的影响

基于工程背景,结合实际应用中遇到的多径问题,首先从理论上进行分析,而后在systemvue2006仿真环境下对多径信道进行建模,着重仿真分析了多径效应对伪码跟踪环路的影响,给出了不同多径参数的情况下,非相干延迟锁定环路的鉴相特性曲线,对实际应用具有一定的指导意义。分析和计算结果表明多径效应对DSSS非相干延迟锁定环的影响主要与多径系数、多径时延和载波周期的倍数关系两个因素有关,并且呈现出一定的规律。

基于延迟锁定环技术的数字脉宽调制器的设计与实现

介绍了一种新型的基于数字延迟锁定环DLL(Delay Lock Loop)技术的混合数字脉宽调制器DPWM(Digital Pulse Width Modulator)结构,该结构用可编程延迟单元PDU(Programmable Delay Unit)构成延迟线,通过DLL调节算法,动态地调整PDU的延迟时间,从而消除了延迟线的延迟时间受工艺、温度、工作电压的影响,提高了PWM的调节线性度,适用于数字控制开关式电源SMPS(Switched-Mode Power Supply),可以大幅度的提升系统的性能。同时,此种结构的DPWM适合FPGA验证和流片实现。采用CMOS 0.18μm工艺对所提出的结构进行了设计与实现,DPWM占用面积0.045 7 mm2,芯片测试结果非常好,可以进行工程应用。

卫星导航接收机延迟锁定环鉴相器有限字长分析

码相位鉴别器作为延迟锁定环的主要组成部分,其性能直接影响了接收机伪码的跟踪精度。针对输入信号有限字长效应对鉴相器性能的影响,提出一种新的基于信号统计特性的分析方法,分析了归一化早迟幅度鉴相器输入信号有限字长对输出性能的影响。理论分析和仿真结果表明,字长效应在输入信号高信噪比下比低信噪比时明显,随着信噪比的增加,由有限字长导致的伪码跟踪精度损失将增加,而当输入信号采用4bit以上的量化时,字长效应对伪码跟踪性能的影响将可忽略。该结论可用于指导接收机低功耗小型化设计。

延迟锁定环的多径跟踪误差分析

在无线电导航定位系统,多径干扰成为一种主要的测距误差源。文中研究了超前滞后非相干锁定环路的数学模型,并分析了多径干扰对跟踪环路误差的影响。给出了采用窄带相关器和多径估计技术减小多径跟踪误差的方法,理论分析和仿真结果验证了采用该方法能够有效提高测距精度。

多径效应对非相干延迟锁定环的影响

多径是影响伪码测距及定位精度的重要误差源之一。研究多径效应对非相干延迟锁定环的影响,给出多径信道下的最大测距误差公式,指出存在多径时的S曲线斜率的变化规律,并分析多径对跟踪环路噪声性能的影响。仿真及分析结果表明,多径引起了鉴相曲线的零点漂移,并导致了更大的噪声抖动。

高速率外差式延迟锁定环及其多普勒捕获跟踪性能

分析了高速率外差式延迟锁定环的构成、环路模型、存在多普勒频移的捕获和跟踪性能，介绍了其电路设计和实验结果。

基于内插的全数字二元鉴相相干延迟锁定环

提出一种基于内插的全数字二元鉴相相干延迟锁定环(C-DDLL),用于直接序列码分多址系统上行链路伪随机码的跟踪,对AWGN、多用户于扰以及非理想内插影响下的环路跟踪性能进行了分析与计算机模拟,最后给出了数值结果及分析。

数字延迟锁定环设计技术研究

数字延迟锁定环(DLL)可以产生精确的延迟效果而基本不受工艺、电源和温度等影响,常用来生成稳定的延迟或多相位的时钟信号。该文利用D触发器实现鉴相,给出了一种简洁新颖的数字电路技术的延迟锁定环(DLL)的设计方法。模拟结果表明:该DLL在工作频率范围内支持0°～360°相移,从复位到稳定的时间为2 688个参考时钟周期。在0.35μm SMIC digital CMOS工艺模型下,鉴相精度达到200ps,工作频率范围在23MHz～200MHz。该电路还具有可编程特性。

基于延迟锁定环跟踪对消技术的穿墙雷达杂波抑制

穿墙雷达成像中,墙体反射波等杂波严重影响成像效果.针对现有子空间技术等方法在去杂波同时会对目标信息造成消减这一问题,本文采用M序列雷达,提出一种多级延迟锁定环路技术.该方法对墙体反射波、直达波等强杂波时延分别进行准确估计,重建干扰杂波信号并从入射信号中消减,实现对杂波干扰的有效抑制,可以广泛的应用于执法、救援及反恐等各领域.结果表明,与平均消去、子空间杂波抑制技术对比,在不同噪声环境下,本方法均能够有效的抑制干扰,图像改善因子分别提高了1~6d B,目标成像效果得到大幅度改善.

一种与本底噪声无关的延迟锁定环鉴别器

基于代数方法和PN码相关函数几何图形分析,提出一种与本底噪声完全无关的延迟锁定环鉴别器D NELE_FN,彻底解决了传统延迟锁定环鉴别器与本底噪声有关的问题。D NELE_FN鉴别器无需增加硬件和计算量,对消了环路本底噪声,充分利用了包络P的信噪比比包络E和包络L信噪比高的特性,提高了码环路的跟踪测量精度,进而提高了GNSS接收机的定位精度;同时,有助于GNSS接收机更抗差地跟踪弱信号。

GPS中使用扩展卡尔曼滤波器改进的延迟锁定环

延迟锁定环是GPS接收机中实现PN码的捕获和跟踪的重要部分,对系统的性能有着重要的影响。该文首先讨论了经典的延迟锁定环的组成和原理,接着介绍了卡尔曼滤波器以及为了应用于非线性系统的扩展卡尔曼滤波器,最后提出了用扩展的卡尔曼滤波器对传统的延迟锁定环的改进。

加性白噪声下基带延迟锁定环跟踪精度的计算

研究了加性白噪声下基带延迟锁定环跟踪精度的计算问题,着重讨论了积分时间和环路带宽的关系。以码延迟相关鉴别器的等效鉴相模型为基础,研究了相关器输出噪声特性及其在输入端等效噪声的特性,推导了线性跟踪环输出噪声方差的计算公式,并得到了积分时间和环路带宽分别起主导作用时的简化计算公式,使两种不同的结论得到了统一。

动态延迟锁定环的最佳化

本文提出了一种非相干、超前一滞后延迟锁定环在线性条件下的时间模型,应用维纳滤波理论,分析了该环的最佳化问题,推导出了最优的闭环传递函数。这些结论为动态DLL的设计提供了依据。

延迟锁定环的性能分析

通过对延迟锁定环互相关网络相关特性的分析,建立了延迟锁定环的等效系统方程。分析了互相关网络白噪声特性及其对系统的影响,讨论了存在附加白噪声时的系统性能,并用相平面法对延迟锁定环这一非线性反馈系统的搜索和捕获进行了研究和分析。

FPGA内嵌数字可编程延迟锁定环设计技术研究

全数字控制实现的延迟锁定环DLL(Delay Locked-loop)电路,具有易于工艺集成、电路实现简单、无累积相位差、对温度和电源噪声不敏感等优点。基于SRAM配置,设计并实现可编程的内嵌于FPGA的DLL。通过剖析电路结构,对延迟单元、移相器、鉴相器、可编程控制器、输出占空比调整等单元模块进行分析和设计,使电路具有可编程移相、分频和倍频等功能。在0.22μm CMOS工艺模型下,工作频率可达300MHz。所设计的DLL是一款多功能可编程通用DLL,其功能涵盖了DLL的所有应用模式,适于嵌入FPGA芯片中,通过对其编程,可满足不同的FPGA用户对DLL的不同功能需求。