一种适用于物联网设备的基于异或门的Pico物理不可克隆函数

针对可重构Pico-PUF对机器学习建模攻击抵抗能力较弱,本文对RPPUF进行了改进,提出了一种基于异或门的抗ML攻击的可重配置Pico-PUF,即XORPPUF.通过将可配置逻辑中的每个非门替换为异或门,并将PUF的输出进行混淆处理,提高了PUF抗ML攻击能力,同时保持PUF性能.在Xilinx Spartan-6XC6SLX25FPGA开发板上实现并验证了提出的XORPPUF.实验结果表明,XORPPUF实现了46.01%的唯一性、99.10%的温度可靠性以及49.1%的均匀性.与RPPUF结构相比,提高了0.21%的唯一性、1.10%的均匀性以及72×的挑战开销比率.不仅如此,对于支持向量机、逻辑回归、决策树、随机森林和人工神经网络攻击时的识别准确率,提出的XORPPUF相比RPPUF分别降低了47.40%、31.37%、12.63%、13.83%和41.16%,即XORPPUF在抗ML攻击中也有着比RPPUF更好的表现.因此更适合资源有限的物联网设备.

基于异或门的动态可重构的ROPUF设计与验证

阐述物理不可克隆函数(Physical Unclonable Function,PUF)技术的新结构、响应纠错、安全性及其应用,这是可重构物理不可克隆技术电路结构的研究,属于PUF新结构研究的一个分支。针对已提出的环形振荡器物理不可克隆函数(Ring Oscillator Physical Unclonable Functions,RO PUF)鲁棒性不足的缺点,提出基于异或门的可重构环形振荡器(XOR Ring Oscillator,XOR RO)的物理不可克隆函数电路。为了验证新型PUF结构的有效性。借助Vivado工具制造硬宏,在多块同型号Xilinx XCVU440上分析基于异或门的可重构环形振荡器的物理不可克隆函数电路。相比传统ROPUF,基于异或门的可重构环形振荡器的物理不可克隆函数电路,展现更高的片间汉明距离和更低的片内汉明距离。

利用两硬币量子博弈实现量子异或门

首先,引入两硬币量子博弈理论基本知识中,量子策略比经典策略更具优越性这一特点;其次,以经典异或门的逻辑关系及真值表为基础,结合量子力学基本理论,定义出量子逻辑异或门;最后,利用两硬币量子博弈模型对如何实现量子异或门提出了一套可行的理论方案.

基于马赫-曾德尔干涉仪的全光逻辑异或门理论研究

基于半导体光放大器(SOA)和线性光放大器(LOA)构成的马赫曾德尔干涉仪(MZI),从速率方程出发,模拟了LOA的泵浦放大和增益箝制特性,建立了SOA MZI和LOA MZI结构全光异或门数值模型,通过控制探测光功率和偏置电流,实现了两路40Gbit/s信号的异或运算。并通过求解速率方程,对异或运算的结果进行了分析和比较;从器件结构上对2种异或门运算结果的差异给出了解释。结果表明:SOA和LOA中载流子恢复时间限制了信号处理速度;合理控制偏置电流和探测光功率可以提高信号处理能力;LOA具有增益箝制作用,对输入信号的扰动具有不敏感性;与SOA MZI异或门相比,LOA MZI异或门输出信号的消光比较高,功率较低;对于输出脉冲波形而言,LOA MZI异或门性能优于SOA MZI异或门。

异或门低功耗优化展开方法

异或门实际输出信号具有空间相关性 ,为了便于进行低功耗优化的研究 ,现有方法将异或门输出信号假设为随机信号 ,并以异或门输入信号的置 1概率为依据进行低功耗优化 .文中不仅从概率的角度指出现有方法的局限性 ,而且推导出直接用输入信号的跳变密度计算 2输入端异或门输出信号跳变密度的计算公式 ,进而提出用输入信号跳变密度对异或门进行低功耗优化展开的新方法 .实验结果表明 :文中方法的功耗降幅为现有方法的 3倍多 ;同时 ,文中方法优化展开后与异或门功耗的实际模拟结果相比 ,其理论计算值的误差比较小 (平均仅为0 97% ) 。

基于太赫兹光解复用器-四波混频效应的全光异或门方案

为了解决基于太赫兹光解复用器-交叉相位调制效应全光异或门的三个问题,即严格的同步要求;不能应用于输入信号为非归零码信号的情况;异或处理速率受半导体光放大器载流子速率限制.提出了一种应用于输入为开关调制信号,利用太赫兹光解复用器结构,基于半导体光放大器四波混频效应的全光异或门方案.该方案由于基于四波混频效应,因此能从根本上解决基于太赫兹光解复用器-交叉相位调制效应全光异或门方案所存在的三个问题.通过理论分析介绍了该方案的原理,并通过仿真分别实现了该方案对输入为40Gbps,归零码信号;80Gbps,归零码信号;10Gbps,非归零码信号的异或操作.三种输入信号对应的异或输出Q因子与误码率分别为11.7,2.4×10-18;8,1.1×10-10;22,1.3×10-40.分析了太赫兹光解复用器主要组成元件参数,以及温度起伏与色散效应对异或们输出信号质量的影响.理论分析与仿真共同验证了该方案对于解决基于太赫兹光解复用器-交叉相位调制效应全光异或门三种问题的可行性与有效性.

低功耗异或门的设计

在分析了现有典型的异或门电路的基础上,提出了基于传输管逻辑的低功耗异或门的设计.电路实现了内部节点信号的全摆幅,使之具有较强的驱动能力,且避免了后级反相器中亚阈功耗的产生,实现了电路的低功耗.在5、3.3、1.8 V电源下,经PSPICE在0.24μm工艺下模拟,与已发表的异或门电路设计相比,新提出的电路功耗和功耗延迟积的改进分别高达36.5%和68.0%,说明本文设计的异或门电路在功耗和延迟方面具有优势.

基于SOA-MZI全光异或门的流密码技术研究

利用Opti System软件搭建了基于SOA-MZI全光异或门的流密码加解密系统仿真模型,对10Gb/sRZ码数据信号的全光加解密运算进行了仿真,得知注入加解密系统的信号光功率和SOA偏置电流是影响系统运算性能的两个关键因素。仿真结果表明:原始明文信号经过加解密处理后仍保持了较好的质量,整个加解密系统性能良好,加解密运算效率较高。

一种CMOS异或门的版图优化设计方法

通过对异或门的各种特性进行较完整的分析研究,从CMOS异或门电路级、晶体管级以及版图级的逐级设计,提出了一种异或门的版图优化设计方法.并且使用IC设计工具—Tanner Pro对异或门电路和版图进行了仿真和与优化.通过仿真试验,验证了所设计的CMOS 0.65μm N阱工艺参数的版图在结构上得到了简化,平均延迟传递时间为tavd=0.67 ns,性能上获得了改善.

40Gbit/s全光异或门性能仿真

为了提高基于SOA-MZI结构的全光异或门的输出消光比,优化系统性能,将SOA和HNLF相结合,在光通信系统设计软件OptiSystem7.0仿真平台上搭建了基于SOA-MZI的全光异或仿真实验模型,对两路40 Gbit/s的RZ码数据信号进行了全光异或仿真实验。利用HNLF的非线性效应设计了一种优化结构对基于SOA-MZI的全光异或输出信号进行优化,并对优化前后的信号时域波形图和系统眼图进行了比较分析,通过多次反复实验得到一组最佳的系统参数,使得基于SOA-MZI的全光异或门的输出消光比从10 dB提高到约28 dB。实验结果表明:常规的基于SOA-MZI的全光异或门由于相消干涉不彻底造成输出消光比较低,而经过优化,很好地解决了这种问题,提高了异或输出消光比,优化了系统性能。

高性能异或门电路的设计

在分析已发表的典型异或门电路的基础上,提出一种新型高性能的异或门电路,其电路核心部分仅3个晶体管,包括一个改进型互补CMOS反相器和一个NMOS传输门.在TSMC0.18μm CMOS工艺下经HSPICE模拟.结果表明,与已有的异或门电路相比,新设计在速度和功耗延迟积上具有较大的优势.

基于四波混频的100Gbit/s全光逻辑异或门

该文利用高非线性光纤的非简并四波混频效应实现高速全光逻辑异或门。由于非简并四波混频过程中输出和输入光信号的复振幅是线性关系,因此,产生的闲频光携带了两束载波抑制归零差分相移键控调制格式的信号光的全光逻辑异或信息。通过数值模拟仿真,实现了100Gbit/s的全光逻辑异或门,并分析了信号光功率和探测光波长对全光逻辑异或门性能的影响。

基于异或门组合逻辑电路设计

通过分析异或门的特点及功能,阐述少变量逻辑函数基于异或门组合逻辑电路设计原理与方法,并举例说明。

全光逻辑异或门相位差特性研究

为了改善全光逻辑门的相位差特性,对全光逻辑异或门的相位差进行了研究。采用细化分段模型对量子点半导体光放大器的动态过程进行建模,利用牛顿法和4阶龙格-库塔法求解三能级跃迁速率方程以及光场传输方程,实现了基于量子点半导体光放大器马赫-曾德尔干涉仪结构的全光逻辑异或门;研究了有源区长度、最大模式增益、输入抽运光功率以及输入抽运光脉冲宽度对通过干涉仪两臂探测光相位差的影响,同时讨论了探测光的相位差与输出光功率的关系。结果表明,增大有源区长度、最大模式增益以及输入抽运光功率,均能使探测光相位差增大;随着抽运光脉冲宽度增大,探测光相位差先增大而后趋于平缓,之后不断减小;有源区长度为2.0mm、最大模式增益为3000m-1、输入抽运光功率为5d Bm、抽运光脉冲宽度为1.0ps时,最大相位差增加至0.3277π;随着探测光相位差增大,输出光功率增大;通过优化参量可以增大探测光的相位差,而输出光功率会随着探测光相位差的增大而增大。该研究为提高转换信号质量提供了参考。

基于SOA辅助的全光逻辑异或门性能研究

分析有SOA辅助设计的Sagnac全光逻辑异或门、SOA-MZI全光逻辑异或门和基于SOA-MZI双端输入的全光逻辑异或门的结构及工作原理,比较3种逻辑异或门的性能、系统的复杂度等.在此基础上,提出一种改进的基于SOA-MZI全光逻辑异或门,并分析方案的可行性.最后讨论方案的数学模型及建模方案.数值分析表明,该方案能够有效的实现逻辑异或功能,且适当调整参数,系统性能将优于现有的SOA-MZI全光逻辑异或门.

输入信号的占空比对异或门混频器差频输出的影响

在基于频率输出的传感器测量电路设计中,经常碰到的一个问题是如何高精度测量由测量参数引起的小频率增量。将测量信号和参考信号经过混频器混频,通过低通滤波获得两信号差频输出的方法可解决这个问题。与其他数字混频器相比,异或门混频器在处理两准数字信号差频时有无可比拟的优势。通过理论分析、仿真和实际电路实验,考察了输入信号占空比的变化对异或门混频器差频输出性能的影响。结果表明:两输入信号为占空比50%的方波时,异或门混频器的差频输出性能最佳,滤波电路相对简单;随占空比的变化,异或门混频器的差频输出性能逐渐变差,需要辅以比较复杂的滤波电路。

基于分子信标的异或门DNA自组装计算模型

随着DNA计算研究深入,运用布尔逻辑电路实现DNA计算机已经成为研究的热点。分子信标是近年来备受关注的一种新型DNA探针,它具有高度的特异性和灵敏度。以分子信标作为自组装单元设计出异或门DNA计算模型,是一种新的有效方法。和以往的DNA计算模型相比,该模型操作简单,可靠性高,可重复使用。

基于异或门自选通的低功耗时钟树综合方案

本文介绍一种降低时钟网络功耗的方法。该方法基于电路中寄存器本身的状态值,在采用异或门进行自选通后构建时钟树结构,从而减少时钟信号额外翻转,降低芯片功耗。将该方法应用于一款基于SMIC0.18μmEflash 2p4m工艺下的非接触式智能卡芯片的物理设计。仿真结果表明,与传统时钟树综合方法相比,芯片功耗降低了10.7%。

异或门的DNA计算模型

利用DNA链置换反应分别求解二输入和三输入异或门逻辑电路.对于二输入异或门电路,将不同输入值编译成不同数量输入链,将特定数量的输入链加入反应器中,与反应器中的反应链发生链置换反应,充分反应后,通过判断检验器中绿色荧光分子明灭从而得到异或门电路的解;二输入异或门逻辑电路可以推广到三输入异或门逻辑电路.该方法具有操作简单,实验成本低,可行性高等优点.

异或门的低功耗设计

在分析了现有典型的异或门电路的基础上,提出了基于传输管逻辑的低功耗异或门的设计。本文电路实现了内部节点信号的全摆幅,使之具有较强的驱动能力,且避免了后级反相器中亚阈功耗的产生,实现了电路的低功耗。在3.3v和1.8v电源下,经PSPICE在0.24um工艺下模拟,与已发表的异或门电路相比,新提出的电路功耗和功耗延迟积的改进分别高达36.5%和68.0%,说明本文设计的异或门电路在功耗和延迟方面具有优势。