SM4国密算法的异构可重构计算系统研究

随着互联网的数据量呈爆炸式增长,以纯软件方式运行的SM4算法速度慢、CPU占用率高,而基于Verilog/VHDL实现的现场可编程门阵列或专用集成电路存在灵活性差、升级维护困难等问题。为了解决上述问题,提出了一种SM4国密算法的异构可重构计算系统的设计方案,采用高层次综合和异构可重构技术,通过优化数据内存分配与传输、优化循环、矢量化内核以及增加计算单元等方式,设计了SM4算法电子密码本模式和计数器模式的定制计算架构,并将该系统部署在FPGA异构平台。实验结果表明:SM4-ECB和SM4-CTR两种主流工作模式的定制计算架构在Intel Stratix 10 GX2800上,吞吐率分别达到109.48 Gbps和63.73 Gbps,是Intel Xeon E5-2650 V2 CPU上对应模式吞吐率的232.63倍和141.62倍。以此核心模块(包含数据输入、加解密、输出)的整体异构可重构计算系统的性能也分别达到了纯软件方式的4.90倍和3.56倍。该方案不仅实现了针对特定模式进行定制加速,而且可以通过硬件重构灵活支持不同的计算模式,兼顾了系统的灵活性和高效性。

一种异构可重构片上系统的实时任务调度算法

动态可重构系统中为新到达的任务实时地安排任务启动时间和放置位置是硬件任务调度算法的关键.硬件任务的调度在很大程度上影响可重构计算系统的性能.提出了一种基于二维资源模型的分组-邻接边在线调度算法,该算法将硬件任务按照长宽比分为垂直任务和水平任务两组分别考虑在可重构资源上的放置位置,同时引入任务邻接边数作为选择合理放置位置的重要指标,可使得硬件任务放置更为紧凑,减少资源碎片,提高调度成功率.对两种硬件任务放置策略进行了对比,结果表明尽可能早的安排任务启动有利于提升高负载情况下的调度成功率.仿真实验表明,与已有算法相比,该算法具有更高的任务接受率,而运行时开销没有显著增加.

基于异构可重构计算的AES加密系统研究

随着大数据的发展及加密场景的增多,仅以软件运行的加密方式难以满足加密性能的需求;而使用Verilog/VHDL方式实现的FPGA/ASIC加密系统又存在灵活性较差、维护升级困难等问题。针对上述问题,设计并实现了一种基于异构可重构计算的AES算法加密系统,包含了AES算法ECB、CBC、CTR三种主流模式,每种模式实现了128 bit、192 bit、256 bit三种密钥大小的加密。基于FPGA对模块分别进行了硬件加速,同时基于硬件可重构机制实现了不同模式及不同位宽加密模块的动态切换。通过在Intel Stratix 10上实现并验证该系统,实验结果表明:系统中AES-ECB、AES-CTR、AES-CBC吞吐率分别达到116.43 Gbps、60.34 Gbps、4.32 Gbps,ECB模式相比于Intel Xeon E5-2650 V2 CPU和NVIDIA GeForce GTX 1080 GPU分别获得了23.18倍与1.43倍的加速比,整体系统相比纯软件方式的计算加速比达到4.72。

一种基于多阶段模拟退火的异构可重构阵列布局算法

异构可重构阵列是传统粗粒度可重构阵列的扩展,通过多样的异构单元可以实现更加丰富的应用类型.但是由于阵列异构单元在阵列中的位置、资源多种多样,使得传统的模拟退火布局方法在异构结构下会出现布通率下降甚至难以布通的问题.本文通过构建基于图距离的新型代价函数,来解决传统代价函数对异构阵列建模不精确的问题;进而根据不同异构单元的特性,提出分阶段模拟退火的布局方案.与传统方案应用在异构阵列上的结果相比,应用新型代价函数的多阶段模拟退火算法在同等互连资源的条件下可以平均提高29.6%的布通率.