面向异构SoC的串并混合总线结构设计与研究

串行总线具有高带宽、占用布线资源少的特点,适用于高速通信,因此文中设计了一个基于异构SoC的具有低延迟并行总线和高带宽串行总线的串并混合总线系统模型。文中还基于异构SoC中各功能单元对数据传输带宽和延迟需求不同的特点,制定了针对串并混合总线的仲裁策略,实现了仲裁器对不同类型数据包进行分配传输的过程。文中还对静态分配和动态分配两种策略的传输时间进行评估,在动态分配策略下最高可减少81.8%的传输时间,在静态分配策略下平均可减少67%的传输时间。

开源处理器Rocket的异构SoC原型验证设计

针对异构SoC加速器测试软件硬编码固化到BootRom,致使FPGA原型验证周期长的问题,提出了一种软件和硬件分离的原型验证方法。该验证方法仅需要增加指令存储ITCM和UART、SPI基本外设,即可实现对协处理器、独立加速器的FPGA平台验证工作。基于开源处理器Rocket core和开源项目Si-Five Blocks,以Cordic算法协处理器和快速傅里叶变换独立加速器为例,在FPGA开发板VC707上的实际验证表明,该平台验证方法不仅能够减少SoC综合编译的次数,有利于软硬件问题的定位,而且可以减少CPU读取指令的时间、加快验证速度。

基于开源处理器Rocket的异构SoC设计与验证

随着神经网络隐层数的增多,训练计算量增大。为提高算法的执行效率,包含硬件算法加速器的异构片上系统(So C)相继被提出。开源处理器Rocket core项目含有核生成器,不仅能够定制核的个数而且含有协处理扩展接口,易于异构So C的研究和设计工作。基于开源处理器Rocket core和开源项目Si-Five Blocks,以ReLU协处理器和向量内积加速器为例搭建了精简的So C,并以FPGA开发板VC707为验证平台,完成了ReLU和向量内积加速器的原型验证,结果证明了该异构So C对加速卷积神经网络运算的有效性和实用性。

基于异构SoC卷积神经网络加速器的设计与实现

针对卷积神经网络在硬件资源受限的移动边缘端设备上运行慢的问题,提出一种基于异构SoC的卷积神经网络差异化量化加速系统。首先提出一种差异化量化方法,针对深度卷积神经网络ResNet-50不同层进行不同程度的量化。其次采用HLS高层次综合工具完成FPGA硬件加速模块编码。最后针对ResNet-50在ImageNet数据集上进行不同量化方案的精度和加速比测试。实验结果表明与在ARM下的推理时间相比,该异构加速系统的最小加速比为2.86,最大加速比为11.43。其中,最小加速比与最大加速比为3.99倍,Top1精度比值为1.044,精度损失相对百分比为4.22%。

一种异构双核SoC的抗SEU加固方案

异构双核SoC结构复杂,不同部分受到单粒子翻转(SEU)的影响程度不同。采用单一的技术对整个SoC进行加固,既浪费资源,效果也不好。根据不同部分受SEU影响的不同特点,选取SoC中受SEU影响最大的几个部分进行优化加固。使用自动三模冗余添加技术对处理器的寄存器堆和取指通道进行了加固,使用汉明码对存储器进行了加固,使用软硬协同的软件签名技术对CPU运行的程序进行了检测,不会对CPU的性能产生影响。仿真和物理实现的结果表明,相对于未加固的设计,该方案抗SEU能力提高了6倍,与全加固设计的抗SEU能力相当。该方案的面积消耗仅为34%,而全加固的为88%。

异构双核SoC软件调试环境的研究与设计

分析了嵌入式系统远程调试原理,提出面向某异构双核SoC的调试环境设计方案,讨论了仿真器软硬件设计和调试代理软件设计等关键技术。该调试环境能够对目标平台进行在线编程和调试,解决了自主双核SoC处理器缺乏配套软件调试手段的实际问题,为目标平台的应用和推广提供了有力支撑,对其他面向多核处理器的调试环境设计具有参考价值。