脉冲异步时序逻辑电路的分析与设计探讨

本文以数字系统时最常用的计数器作为实例,介绍了如何对脉冲异步时序逻辑电路进行分析和设计。为电子技术人员在数字系统或计算机硬件的研发中提供了一个有序的思路。

基于时钟设计的异步时序逻辑电路设计法

基于时钟设计的异步时序逻辑电路设计法 ,根据电路状态转换规律 ,立足电路中各位触发器时钟设计 ,使电路完成所要求的逻辑功能 ,从而避免了求解电路状态方程、驱动方程。

异步时序逻辑电路分析方法的研究

首先对异步时序逻辑电路的特点和分类进行描述,接着从具体的操作步骤、结果的表现方式等方面结合具体实例阐述其一般的分析方法和新出现的分析方法:计算分析法和卡诺图分析法,并对计算分析法进行改进,以期能够更好地指导异步时序电路的分析。通过实例分别阐述3种分析方法,并进行对比,在保证分析结果的前提下,改进的计算分析法分析异步时序逻辑电路时不用考虑时钟信号,使分析变得简单;而卡诺图分析法使分析过程思路清晰,状态转换更加直观化。

基于时序图的异步时序逻辑电路的设计

在异步时序逻辑电路的设计过程中,以波形分析为基础,通过电路的状态转换图得到电路的时序图,通过时序图的分析确定触发器的时钟方程,在时钟方程的作用下得到状态转换,填写次态卡诺图,通过次态卡诺图的化简得到输出方程和状态方程的设计方法。该方法简单实用,学生易于理解和接受。

异步时序逻辑电路设计的一种简明方法

提出了一种异步时序电路设计的新方法:时钟信号与次态卡诺图联立法.根据时钟信号填写次态卡诺图,当触发器满足时钟信号时其次态由状态转换图决定,否则其次态为约束项.据此可方便求出驱动方程并判断自启动.

异步时序逻辑电路的设计方法探讨

在传统的同步时序电路设计方法的基础上,提出了一种新的异步时序电路的设计方法。该方法直接从时序电路的时序波形图,获得触发器的触发脉冲;根据时钟信号作用下引起的状态转换,填写次态卡诺图。其特点是原理简单,易于理解,使设计更加直观清楚。

基于时钟信号的异步时序逻辑电路设计

与其他异步时序逻辑电路设计方法相比,基于时钟信号的设计法更简便、快捷。使用该方法时,不用画出时序图,直接从次态卡诺图中选定正确的时钟信号,再快速求出触发器状态方程。

关于异步时序逻辑电路的讨论──从《数字逻辑》教材中的一道错误例题谈起

本文从《数字逻辑》现行教材中的一个典型错例出发，根据对数字逻辑电路多年的教学经验，对异步时序逻辑电路部分的一些概念和方法提出了自己的看法，并作了详细的讨论。

异步时序逻辑电路的分析与设计

异步时序逻辑电路状态的改变必须考虑外部输入信号以及对应存储器的时钟端或控制端有无信号作用,这是分析与设计的一个难点。针对这一难点进行了详细的讨论,通过系统框图给出了分析和设计的一般步骤;总结了分析和设计中对一般问题的解决方法以及应该注意的问题。通过举例验证了该方法的正确性、通用性和快速性。

用Protel实现异步时序逻辑电路的仿真

利用计算机软件(Protel)进行数字电路的仿真,是电路设计方法和方式的一次革命,它使得电路设计工作更加快捷、准确、经济.以Altium公司推出的Protel 99SE为基础,从功能结构、工作原理、电路仿真测试等几方面,介绍用Protel实现异步时序逻辑电路的仿真.

由触发器构成的异步计数器的一种新分析方法

提出一种新的由触发器构成的异步计数器的分析方法,将计数器的时钟信号作为输入条件写入原触发器的驱动方程构成新的驱动方程,代入触发器的特征方程获得次态方程;将次态方程化为状态变量的最小项之和的标准形式,在不需要进行任何逻辑运算的前提下,实现状态转换表的填写,从而获得计数器的变化规律。该方法省去了繁琐的计算,且与传统的真值表填写方法一致,实现了与同步时序逻辑电路的分析方法的一致性。

临界竞争的消除方法

给出了电平异步时序逻辑电路临界竞争的第四种消除方法