一种基于流水线结构的双时钟域数据交换技术

随着单芯片时钟域个数的增多,高速稳定的时钟域数据交换技术对芯片性能的影响越来越重要。该文提出了一种新型的双时钟数据交换同步电路结构,通过多组相互流水且并行的同步器组,可以实现对burst数据的高速交换。该方案在保持与现有电路相同稳定性的同时,提高了数倍的数据吞吐量。

异步FIFO的Verilog HDL设计

使用异步FIFO(First-In First-Out)同步源自不同时钟域之间的数据是在数字IC设计中经常用的方法。本文对异步FIFO进行了分析和研究,采用格雷码指针将地址指针同步到另一时钟域中,利用将地址分区的方法来判断空满状态。用Verilog HDL硬件描述语言对电路进行RTL级设计,使用Modelsim进行功能仿真,最后用FPGA通过了验证。

基于DSP+FPGA的嵌入式图像处理系统设计

为满足数据量大、算法复杂度高的应用需求,使用高性能DSP完成复杂图像算法处理,FPGA作为协处理器,完成图像采集、存储和显示等功能,构建了一种高性能的嵌入式图像处理系统。DSP和FPGA通过EMIF接口实现了高速无缝互联。采用三重缓冲读写机制解决了采集和显示的异步时钟域问题及算法处理时间不确定的问题。介绍了基于BIOS和NDK开发的C6455软件流程,展示了该系统图像处理算法运行周期的统计结果。该系统运行稳定可靠,具有较高的实用价值。

可重构多路仲裁器

多路仲裁器的设计不仅涉及到协议实现,还必须考虑复杂的时序控制,根据具体应用的不同设计的特异性较强。提出了模块化的可重构多路仲裁器结构并进行了具体设计。可重构多路仲裁器能够进行仲裁逻辑的动态重构,可方便地适应不同规模和复杂度的通信要求,并规则地解决了异步时钟域信号转换的问题,使得仲裁器具有一定的可变性和快速实现性,其设计模式能适应较大范围接口应用。

基于FPGA的TS over IP的设计与实现

随着互联网的发展,数字电视信号的网络传输得到了越来越多的关注,本文设计与实现了一种基于FPGA和MCU(R8051XC2)的TS over IP系统,并对传统的TS over IP系统进行了改进。此系统通过从标准TS流接口接收TS流,将其以乒乓操作的方式存放在两个双口RAM中,再通过一定方法封装IP包发送至网络,实现了TS流和网络IP数据包的相互转换。通过向系统推送TS流数据并使用抓包软件对经过系统的数据进行分析统计的方法证明,得出以下结论,此系统在相同情况与有限的硬件条件下,相比传统的使用FIFO作为缓冲器的系统,系统运行效率有了明显的提高。

面向空间应用高可靠图像数传设备的设计与实现

针对空间高速图像数传任务需求,设计并实现了一种采用SpaceWire总线传输协议的高速图像数传设备.该没备的硬件以FPGA为控制核心,完成对SpaceWire协议芯片的初始化配置、收发数据包处理、中断和异常状态处理等操作.重点阐述了FPGA的可靠性设计,包括状态机设计、异步时钟域设计和数据包传输与链路错误的恢复没计.测试表明该设备能够稳定可靠地实现140 Mbit/s的图像数据传输,对于链路的突发错误在一定时间内具有错误数据恢复能力,能够有效保证传输数据的正确性和稳定性.