一种基于Muller流水线的异步流水线物理实现流程

为了克服异步电路实现工具不统一、实现复杂度较高的问题,提出了一种新的异步流水线实现流程.基于功能将实现流程分为同步时序约束和异步控制实现两个部分,对同步时序约束采用虚拟时钟,对异步控制实现采用真实延时控制,通过在实际的异步控制信号下的静态时序分析得到时序结果.实验和仿真结果一致表明,该流程可以完全利用成熟的电路自动化设计工具实现,极大地降低了异步流水线的实现难度.

基于开环排队网络的异步流水线性能分析方法

讨论了采用阻塞排队网络对异步流水线电路进行建模和性能分析的一种基于最大熵方法(MEM)的近似分析算法,并使用该算法对32位的异步乘法器进行了性能建模和分析,分析结果和Modelsim模拟的结果进行比较,误差较小,证明该算法能够有效地进行异步流水线电路的性能建模和分析。

基于并行完备检测的高速异步流水线设计

为了有效地提升异步零协议逻辑(NCL)流水线的吞吐量,该文提出一种多阈值并行完备流水线。采用独特的半静态零协议阈值门建立异步组合逻辑,使数据串行传输的同时每级流水线数据处理和完备检测并行进行,以串并结合的工作方式提升吞吐量。同时新阈值门的使用降低了流水线空周期时的静态功耗。基于SMIC 0.18μm标准CMOS工艺对所提出的流水线进行了分析测试。与现有流水线比较显示,当组合逻辑为四位串行进位全加器时,新的流水线吞吐量提升62.8%,静态功耗减少40.5%,可用于高速低功耗的异步电路设计。

一种用于异步流水线环性能分析的排队网络近似分析算法

异步电路的性能评测一直是异步电路设计技术研究的难点所在。本文提出了异步流水线环的一种排队网络近似分析算法。首先将异步流水线环建模为闭合阻塞排队网络,再使用近似分析算法分析阻塞排队网络的性能,包括吞吐率、响应时间等,进而得到异步流水线的吞吐率、周期时间和延迟等性能参数。通过将本文算法的计算结果和数值计算得到的精确结果进行比较,证明了该算法的正确性和有效性。

异步流水线架构Mousetrap的教学实践

本文以数据包异步流水线架构Mousetrap的设计为例,介绍了利用LT Spice进行异步电路设计的思路及方法。设计采用0.18μm CMOS工艺,利用Mousetrap流水线单元设计1比特-四级异步1×4 FIFO电路。将其分解为两个核心模块:锁存器模块和Mousetrap流水线控制模块。这表明利用LT Spice实现数据包异步流水线架构Mousetrap的方法和步骤,通过软件进行功能仿真,验证设计的正确性。

一种静态单通道通讯模式异步流水线缓冲器

这是一种单通道两相静态异步流水线缓冲器电路,电路设计基于1-of-N握手协议进行通讯,不需等待应答信号即可完成数据传输。这是一种双轨缓冲器,设计时折中考虑了性能和面积的关系,采用了多米诺逻辑电路的实现方式,提高了面积利用率并且有很好的时序特性。基于TSMC 0.18μm CMOS工艺对电路功能和性能进行仿真测试,10级串连情况下最大吞吐量为2.65GHz/sec,电路向前传输延迟很低为116 ps,优于传统的STFB(single-track full-buffer)电路和GasP电路。仿真结果表明此方案适用于中高性能的异步电路设计。

单通道通讯模式异步流水线控制器

为了实现异步电路在实际应用中的低功耗、高性能特性,提出了一种基于单通道通讯协议的高速异步流水线控制单元和一种使用Muller C单元的高鲁棒性的QDI(quasidelay insensitive)异步流水线控制单元。第1种异步流水线控制单元采用独立的正反向响应电路,使得比近期提出的超高速异步流水线控制单元GasP电路的正向响应减小了50%的信号翻转。该电路使用TSMC 0.25μm CMOS工艺实现,HSPICE模拟结果表明与GasP电路相比正向响应时间减少38.1%,可以工作在2.2 GHz;第2种控制器与流行的QDI异步控制器STFB(single-track full-buffer)电路相比,以较少的面积代价,实现了时序验证上的极大简化。

异步集成电路设计方法综述

异步电路相对同步电路而言具有无时钟偏斜、模块化程度高、功耗低、电磁兼容性强等优势,越来越受到人们的广泛关注.异步电路设计方法是异步电路研究中的一个重点,文中将异步电路设计方法的发展历程划分为3个阶段,并着重对第3个阶段的设计方法进行了综述.根据设计方法的描述方式和设计粒度,首先将第3阶段进一步划分为语法驱动转换的设计方法、同步-异步转换的设计方法和基于定制的细粒度高性能异步流水线设计方法3类;然后从设计方法的理论基础、电路模型、设计自动化程度、电路性能等多个角度进行介绍并比较.最后对异步电路设计方法未来的发展趋势进行了展望.

基于GALS的SOC异步接口研究

基于MOUSETRAP异步流水线结构提出了一种全局异步局部同步方式下的片上系统的异步互连接口架构.为实现异步接口电路的低功耗,对其进行了晶体管级的功耗优化设计.同时,利用基于多级供电电压控制下的延时可调机制,以缓解该异步互连中匹配延时链设计困难带来工艺可移植性差的问题.该接口适用于对数据传输率和功耗有较高要求的多电压供电片上系统设计.

异步128位AES算法的硬件设计

基于四相握手协议设计异步流水线,实现单轮运算内流水操作,设计轮运算启动模块和异步控制信号生成模块,满足算法多轮运算的需要。在子密钥生成模块、字节替代模块和列混合模块使用复用技术,降低了对硬件的需求。在COMS0.18μm工艺下进行综合、布局布线和仿真,与采用同样数据路径设计方法的同步电路相比,吞吐率提高了12.5%。

低功耗AESS盒的ASIC设计与实现

S盒是高级加密标准(AES)硬件实现的关键,消耗了AES电路的大部分功耗。提出了一种基于合成域的异步流水线结构,以降低整个S盒的功耗。在电路实现中,电平敏感锁存器被插入数据通道中,以屏蔽动态竞争的传播。一种新的异步握手单元H-element组成的锁存控制器用来控制锁存器的开启和关闭。该S盒电路是一款采用0.25μm CMOS工艺的ASIC,较之合成域S盒电路,版图仿真结果表明,该电路以适宜的面积代价实现了低功耗。该电路可应用在诸如智能卡、无线传感器网络(WSN)节点芯片的嵌入式AES加密引擎中。

基于多线程技术的自动测试系统优化设计

传统的测试过程对系统性能考虑较少,但随着并行测试方法的广泛应用,对系统性能和数据吞吐量的要求越来越高,利用多线程技术优化软件设计成为有效提高自动测试系统性能的途径之一。对测试过程流水现象进行建模,采用异步流水线设计模式,结合面向任务的概念,提出了一种适用于测试系统的编程模型。实验结果表明,该模型在测试任务随机输入的条件下可明显缩短样本的平均测试时间,通过在交流接触器特性参数测试实例中的具体应用,表明该模型不仅能够增加测试项目配置的灵活性,而且可以避免测试系统中多线程编程的复杂性。

JPEG2000编码系统研究及VLSI实现(英文)

提出了一种JPEG2000编码系统结构和VLSI方案.该方案以小波子带为单位,多套并行处理.对JPEG2000标准中各个模块的算法进行了逻辑化简、并行编码等优化.如采用双行并行9/7提升小波分解,条带并行的比特平面编码,简化区间更新和并行归一化算术编码等.各模块均以流水线方式工作,其中的比特平面编码和算术编码采用异步流水线方式动态分配执行时间,加速比均接近于流水段数3.以图像信号产生板送入原始图像,编码后送入PC机进行码流截断和解压缩.该系统在各个压缩率下的信噪比与LuraWave商用压缩软件的差距均在0.8dB之内,可见改进后的算法可行且有效,像元时钟可达20MHz.

新型的DSP处理器高速低功耗多功能乘累加单元(英文)

介绍了一种采用新型结构的应用于DSP处理器的多功能高速低功耗乘累加单元(MAC)。该设计采用了异步互锁流水线技术,极大的降低了功耗。在整个设计的关键路径即部分积产生和生成部分采用的互补部分积字校正(CPPWC)和三维压缩法(TDM)很好的优化了设计,提高了速度。嵌入该乘累加单元的DSP处理器采用SMIC0.18CMOS工艺进行了流片。经测试,该设计优于采用传统结构的同类设计,其时延为3.34ns,功耗为13.9247mW。

基于异步NoC机制的Booth乘法器设计

随着信息化社会的深入发展,数字集成电路技术运用得越来越广泛.乘法器是数字电路系统最重要的算术运算单元之一,影响了整个电路系统的工作效率.实际设计通常采用Booth结构作为数字乘法器实现框架,决定此类乘法器运算效率的最为关键的两个方面是:部分积产生和部分积合并.提出了一种从结构上采用独立路由寻址的机制来实现部分积的产生,设计方法上采用异步微流水线,控制机制上采取数据通路的方法,来设计基于异步NoC(Network On Chip)机制的Booth乘法器设计.最后,通过FPGA开发板进行了仿真和实现,并与传统的Booth乘法器性能做了对比分析.