基于Verilog语言的循环式加法器的设计

加法器几乎在各种电路中都有着广泛的应用,论文提出的循环式加法器在保证较高的工作速度的同时,又能使系统所耗用的资源较少。笔者现已成功地设计了1024位循环式加法器,并应用到RSA密码体系的硬件电路中,得到了较好的效果。